842 lines
80 KiB
C++
842 lines
80 KiB
C++
/*===- TableGen'erated file -------------------------------------*- C++ -*-===*\
|
|
|* *|
|
|
|* Intrinsic Function Source Fragment *|
|
|
|* *|
|
|
|* Automatically generated file, do not edit! *|
|
|
|* *|
|
|
\*===----------------------------------------------------------------------===*/
|
|
|
|
#ifndef LLVM_IR_INTRINSIC_RISCV_ENUMS_H
|
|
#define LLVM_IR_INTRINSIC_RISCV_ENUMS_H
|
|
|
|
namespace llvm::Intrinsic {
|
|
|
|
enum RISCVIntrinsics : unsigned {
|
|
// Enum values for intrinsics.
|
|
riscv_aes32dsi = 12086, // llvm.riscv.aes32dsi (IntrinsicsRISCV.td:1812)
|
|
riscv_aes32dsmi, // llvm.riscv.aes32dsmi (IntrinsicsRISCV.td:1814)
|
|
riscv_aes32esi, // llvm.riscv.aes32esi (IntrinsicsRISCV.td:1826)
|
|
riscv_aes32esmi, // llvm.riscv.aes32esmi (IntrinsicsRISCV.td:1828)
|
|
riscv_aes64ds, // llvm.riscv.aes64ds (IntrinsicsRISCV.td:1817)
|
|
riscv_aes64dsm, // llvm.riscv.aes64dsm (IntrinsicsRISCV.td:1819)
|
|
riscv_aes64es, // llvm.riscv.aes64es (IntrinsicsRISCV.td:1831)
|
|
riscv_aes64esm, // llvm.riscv.aes64esm (IntrinsicsRISCV.td:1833)
|
|
riscv_aes64im, // llvm.riscv.aes64im (IntrinsicsRISCV.td:1822)
|
|
riscv_aes64ks1i, // llvm.riscv.aes64ks1i (IntrinsicsRISCV.td:1839)
|
|
riscv_aes64ks2, // llvm.riscv.aes64ks2 (IntrinsicsRISCV.td:1837)
|
|
riscv_brev8, // llvm.riscv.brev8 (IntrinsicsRISCV.td:87)
|
|
riscv_clmulh, // llvm.riscv.clmulh (IntrinsicsRISCV.td:81)
|
|
riscv_clmulr, // llvm.riscv.clmulr (IntrinsicsRISCV.td:84)
|
|
riscv_cv_alu_addN, // llvm.riscv.cv.alu.addN (IntrinsicsRISCVXCV.td:64)
|
|
riscv_cv_alu_addRN, // llvm.riscv.cv.alu.addRN (IntrinsicsRISCVXCV.td:66)
|
|
riscv_cv_alu_adduN, // llvm.riscv.cv.alu.adduN (IntrinsicsRISCVXCV.td:65)
|
|
riscv_cv_alu_adduRN, // llvm.riscv.cv.alu.adduRN (IntrinsicsRISCVXCV.td:67)
|
|
riscv_cv_alu_clip, // llvm.riscv.cv.alu.clip (IntrinsicsRISCVXCV.td:62)
|
|
riscv_cv_alu_clipu, // llvm.riscv.cv.alu.clipu (IntrinsicsRISCVXCV.td:63)
|
|
riscv_cv_alu_subN, // llvm.riscv.cv.alu.subN (IntrinsicsRISCVXCV.td:68)
|
|
riscv_cv_alu_subRN, // llvm.riscv.cv.alu.subRN (IntrinsicsRISCVXCV.td:70)
|
|
riscv_cv_alu_subuN, // llvm.riscv.cv.alu.subuN (IntrinsicsRISCVXCV.td:69)
|
|
riscv_cv_alu_subuRN, // llvm.riscv.cv.alu.subuRN (IntrinsicsRISCVXCV.td:71)
|
|
riscv_cv_bitmanip_bclr, // llvm.riscv.cv.bitmanip.bclr (IntrinsicsRISCVXCV.td:48)
|
|
riscv_cv_bitmanip_bitrev, // llvm.riscv.cv.bitmanip.bitrev (IntrinsicsRISCVXCV.td:57)
|
|
riscv_cv_bitmanip_bset, // llvm.riscv.cv.bitmanip.bset (IntrinsicsRISCVXCV.td:49)
|
|
riscv_cv_bitmanip_clb, // llvm.riscv.cv.bitmanip.clb (IntrinsicsRISCVXCV.td:55)
|
|
riscv_cv_bitmanip_extract, // llvm.riscv.cv.bitmanip.extract (IntrinsicsRISCVXCV.td:46)
|
|
riscv_cv_bitmanip_extractu, // llvm.riscv.cv.bitmanip.extractu (IntrinsicsRISCVXCV.td:47)
|
|
riscv_cv_bitmanip_insert, // llvm.riscv.cv.bitmanip.insert (IntrinsicsRISCVXCV.td:51)
|
|
riscv_cv_elw_elw, // llvm.riscv.cv.elw.elw (IntrinsicsRISCVXCV.td:94)
|
|
riscv_cv_mac_mac, // llvm.riscv.cv.mac.mac (IntrinsicsRISCVXCV.td:73)
|
|
riscv_cv_mac_machhsN, // llvm.riscv.cv.mac.machhsN (IntrinsicsRISCVXCV.td:88)
|
|
riscv_cv_mac_machhsRN, // llvm.riscv.cv.mac.machhsRN (IntrinsicsRISCVXCV.td:92)
|
|
riscv_cv_mac_machhuN, // llvm.riscv.cv.mac.machhuN (IntrinsicsRISCVXCV.td:86)
|
|
riscv_cv_mac_machhuRN, // llvm.riscv.cv.mac.machhuRN (IntrinsicsRISCVXCV.td:90)
|
|
riscv_cv_mac_macsN, // llvm.riscv.cv.mac.macsN (IntrinsicsRISCVXCV.td:87)
|
|
riscv_cv_mac_macsRN, // llvm.riscv.cv.mac.macsRN (IntrinsicsRISCVXCV.td:91)
|
|
riscv_cv_mac_macuN, // llvm.riscv.cv.mac.macuN (IntrinsicsRISCVXCV.td:85)
|
|
riscv_cv_mac_macuRN, // llvm.riscv.cv.mac.macuRN (IntrinsicsRISCVXCV.td:89)
|
|
riscv_cv_mac_msu, // llvm.riscv.cv.mac.msu (IntrinsicsRISCVXCV.td:74)
|
|
riscv_cv_mac_mulhhsN, // llvm.riscv.cv.mac.mulhhsN (IntrinsicsRISCVXCV.td:79)
|
|
riscv_cv_mac_mulhhsRN, // llvm.riscv.cv.mac.mulhhsRN (IntrinsicsRISCVXCV.td:83)
|
|
riscv_cv_mac_mulhhuN, // llvm.riscv.cv.mac.mulhhuN (IntrinsicsRISCVXCV.td:77)
|
|
riscv_cv_mac_mulhhuRN, // llvm.riscv.cv.mac.mulhhuRN (IntrinsicsRISCVXCV.td:81)
|
|
riscv_cv_mac_mulsN, // llvm.riscv.cv.mac.mulsN (IntrinsicsRISCVXCV.td:78)
|
|
riscv_cv_mac_mulsRN, // llvm.riscv.cv.mac.mulsRN (IntrinsicsRISCVXCV.td:82)
|
|
riscv_cv_mac_muluN, // llvm.riscv.cv.mac.muluN (IntrinsicsRISCVXCV.td:76)
|
|
riscv_cv_mac_muluRN, // llvm.riscv.cv.mac.muluRN (IntrinsicsRISCVXCV.td:80)
|
|
riscv_masked_atomicrmw_add, // llvm.riscv.masked.atomicrmw.add (IntrinsicsRISCV.td:46)
|
|
riscv_masked_atomicrmw_max, // llvm.riscv.masked.atomicrmw.max (IntrinsicsRISCV.td:54)
|
|
riscv_masked_atomicrmw_min, // llvm.riscv.masked.atomicrmw.min (IntrinsicsRISCV.td:55)
|
|
riscv_masked_atomicrmw_nand, // llvm.riscv.masked.atomicrmw.nand (IntrinsicsRISCV.td:48)
|
|
riscv_masked_atomicrmw_sub, // llvm.riscv.masked.atomicrmw.sub (IntrinsicsRISCV.td:47)
|
|
riscv_masked_atomicrmw_umax, // llvm.riscv.masked.atomicrmw.umax (IntrinsicsRISCV.td:49)
|
|
riscv_masked_atomicrmw_umin, // llvm.riscv.masked.atomicrmw.umin (IntrinsicsRISCV.td:50)
|
|
riscv_masked_atomicrmw_xchg, // llvm.riscv.masked.atomicrmw.xchg (IntrinsicsRISCV.td:45)
|
|
riscv_masked_cmpxchg, // llvm.riscv.masked.cmpxchg (IntrinsicsRISCV.td:59)
|
|
riscv_mips_ehb, // llvm.riscv.mips.ehb (IntrinsicsRISCVXMIPS.td:16)
|
|
riscv_mips_ihb, // llvm.riscv.mips.ihb (IntrinsicsRISCVXMIPS.td:18)
|
|
riscv_mips_pause, // llvm.riscv.mips.pause (IntrinsicsRISCVXMIPS.td:14)
|
|
riscv_mopr, // llvm.riscv.mopr (IntrinsicsRISCV.td:102)
|
|
riscv_moprr, // llvm.riscv.moprr (IntrinsicsRISCV.td:106)
|
|
riscv_nds_ffb, // llvm.riscv.nds.ffb (IntrinsicsRISCVXAndes.td:15)
|
|
riscv_nds_ffmism, // llvm.riscv.nds.ffmism (IntrinsicsRISCVXAndes.td:21)
|
|
riscv_nds_ffzmism, // llvm.riscv.nds.ffzmism (IntrinsicsRISCVXAndes.td:18)
|
|
riscv_nds_flmism, // llvm.riscv.nds.flmism (IntrinsicsRISCVXAndes.td:24)
|
|
riscv_nds_vd4dots, // llvm.riscv.nds.vd4dots (IntrinsicsRISCV.td:1309)
|
|
riscv_nds_vd4dots_mask, // llvm.riscv.nds.vd4dots.mask (IntrinsicsRISCV.td:1310)
|
|
riscv_nds_vd4dotsu, // llvm.riscv.nds.vd4dotsu (IntrinsicsRISCV.td:1309)
|
|
riscv_nds_vd4dotsu_mask, // llvm.riscv.nds.vd4dotsu.mask (IntrinsicsRISCV.td:1310)
|
|
riscv_nds_vd4dotu, // llvm.riscv.nds.vd4dotu (IntrinsicsRISCV.td:1309)
|
|
riscv_nds_vd4dotu_mask, // llvm.riscv.nds.vd4dotu.mask (IntrinsicsRISCV.td:1310)
|
|
riscv_nds_vfncvt_bf16_s, // llvm.riscv.nds.vfncvt.bf16.s (IntrinsicsRISCVXAndes.td:30)
|
|
riscv_nds_vfpmadb, // llvm.riscv.nds.vfpmadb (IntrinsicsRISCV.td:1222)
|
|
riscv_nds_vfpmadb_mask, // llvm.riscv.nds.vfpmadb.mask (IntrinsicsRISCV.td:1223)
|
|
riscv_nds_vfpmadt, // llvm.riscv.nds.vfpmadt (IntrinsicsRISCV.td:1222)
|
|
riscv_nds_vfpmadt_mask, // llvm.riscv.nds.vfpmadt.mask (IntrinsicsRISCV.td:1223)
|
|
riscv_nds_vfwcvt_s_bf16, // llvm.riscv.nds.vfwcvt.s.bf16 (IntrinsicsRISCVXAndes.td:29)
|
|
riscv_nds_vln, // llvm.riscv.nds.vln (IntrinsicsRISCV.td:1175)
|
|
riscv_nds_vln_mask, // llvm.riscv.nds.vln.mask (IntrinsicsRISCV.td:1176)
|
|
riscv_nds_vlnu, // llvm.riscv.nds.vlnu (IntrinsicsRISCV.td:1175)
|
|
riscv_nds_vlnu_mask, // llvm.riscv.nds.vlnu.mask (IntrinsicsRISCV.td:1176)
|
|
riscv_orc_b, // llvm.riscv.orc.b (IntrinsicsRISCV.td:78)
|
|
riscv_paadd, // llvm.riscv.paadd (IntrinsicsRISCV.td:2055)
|
|
riscv_paaddu, // llvm.riscv.paaddu (IntrinsicsRISCV.td:2056)
|
|
riscv_pabd, // llvm.riscv.pabd (IntrinsicsRISCV.td:2061)
|
|
riscv_pabdu, // llvm.riscv.pabdu (IntrinsicsRISCV.td:2062)
|
|
riscv_pasub, // llvm.riscv.pasub (IntrinsicsRISCV.td:2057)
|
|
riscv_pasubu, // llvm.riscv.pasubu (IntrinsicsRISCV.td:2058)
|
|
riscv_pause, // llvm.riscv.pause (IntrinsicsRISCV.td:2044)
|
|
riscv_seg2_load_mask, // llvm.riscv.seg2.load.mask (IntrinsicsRISCV.td:1735)
|
|
riscv_seg2_store_mask, // llvm.riscv.seg2.store.mask (IntrinsicsRISCV.td:1754)
|
|
riscv_seg3_load_mask, // llvm.riscv.seg3.load.mask (IntrinsicsRISCV.td:1735)
|
|
riscv_seg3_store_mask, // llvm.riscv.seg3.store.mask (IntrinsicsRISCV.td:1754)
|
|
riscv_seg4_load_mask, // llvm.riscv.seg4.load.mask (IntrinsicsRISCV.td:1735)
|
|
riscv_seg4_store_mask, // llvm.riscv.seg4.store.mask (IntrinsicsRISCV.td:1754)
|
|
riscv_seg5_load_mask, // llvm.riscv.seg5.load.mask (IntrinsicsRISCV.td:1735)
|
|
riscv_seg5_store_mask, // llvm.riscv.seg5.store.mask (IntrinsicsRISCV.td:1754)
|
|
riscv_seg6_load_mask, // llvm.riscv.seg6.load.mask (IntrinsicsRISCV.td:1735)
|
|
riscv_seg6_store_mask, // llvm.riscv.seg6.store.mask (IntrinsicsRISCV.td:1754)
|
|
riscv_seg7_load_mask, // llvm.riscv.seg7.load.mask (IntrinsicsRISCV.td:1735)
|
|
riscv_seg7_store_mask, // llvm.riscv.seg7.store.mask (IntrinsicsRISCV.td:1754)
|
|
riscv_seg8_load_mask, // llvm.riscv.seg8.load.mask (IntrinsicsRISCV.td:1735)
|
|
riscv_seg8_store_mask, // llvm.riscv.seg8.store.mask (IntrinsicsRISCV.td:1754)
|
|
riscv_sf_mm_e4m3_e4m3, // llvm.riscv.sf.mm.e4m3.e4m3 (IntrinsicsRISCVXsf.td:263)
|
|
riscv_sf_mm_e4m3_e5m2, // llvm.riscv.sf.mm.e4m3.e5m2 (IntrinsicsRISCVXsf.td:263)
|
|
riscv_sf_mm_e5m2_e4m3, // llvm.riscv.sf.mm.e5m2.e4m3 (IntrinsicsRISCVXsf.td:263)
|
|
riscv_sf_mm_e5m2_e5m2, // llvm.riscv.sf.mm.e5m2.e5m2 (IntrinsicsRISCVXsf.td:263)
|
|
riscv_sf_mm_f_f, // llvm.riscv.sf.mm.f.f (IntrinsicsRISCVXsf.td:260)
|
|
riscv_sf_mm_s_s, // llvm.riscv.sf.mm.s.s (IntrinsicsRISCVXsf.td:256)
|
|
riscv_sf_mm_s_u, // llvm.riscv.sf.mm.s.u (IntrinsicsRISCVXsf.td:256)
|
|
riscv_sf_mm_u_s, // llvm.riscv.sf.mm.u.s (IntrinsicsRISCVXsf.td:256)
|
|
riscv_sf_mm_u_u, // llvm.riscv.sf.mm.u.u (IntrinsicsRISCVXsf.td:256)
|
|
riscv_sf_vc_fv_se, // llvm.riscv.sf.vc.fv.se (IntrinsicsRISCVXsf.td:104)
|
|
riscv_sf_vc_fvv_se, // llvm.riscv.sf.vc.fvv.se (IntrinsicsRISCVXsf.td:113)
|
|
riscv_sf_vc_fvw_se, // llvm.riscv.sf.vc.fvw.se (IntrinsicsRISCVXsf.td:122)
|
|
riscv_sf_vc_i_se, // llvm.riscv.sf.vc.i.se (IntrinsicsRISCVXsf.td:95)
|
|
riscv_sf_vc_iv_se, // llvm.riscv.sf.vc.iv.se (IntrinsicsRISCVXsf.td:104)
|
|
riscv_sf_vc_ivv_se, // llvm.riscv.sf.vc.ivv.se (IntrinsicsRISCVXsf.td:113)
|
|
riscv_sf_vc_ivw_se, // llvm.riscv.sf.vc.ivw.se (IntrinsicsRISCVXsf.td:122)
|
|
riscv_sf_vc_v_fv, // llvm.riscv.sf.vc.v.fv (IntrinsicsRISCVXsf.td:106)
|
|
riscv_sf_vc_v_fv_se, // llvm.riscv.sf.vc.v.fv.se (IntrinsicsRISCVXsf.td:105)
|
|
riscv_sf_vc_v_fvv, // llvm.riscv.sf.vc.v.fvv (IntrinsicsRISCVXsf.td:115)
|
|
riscv_sf_vc_v_fvv_se, // llvm.riscv.sf.vc.v.fvv.se (IntrinsicsRISCVXsf.td:114)
|
|
riscv_sf_vc_v_fvw, // llvm.riscv.sf.vc.v.fvw (IntrinsicsRISCVXsf.td:124)
|
|
riscv_sf_vc_v_fvw_se, // llvm.riscv.sf.vc.v.fvw.se (IntrinsicsRISCVXsf.td:123)
|
|
riscv_sf_vc_v_i, // llvm.riscv.sf.vc.v.i (IntrinsicsRISCVXsf.td:97)
|
|
riscv_sf_vc_v_i_se, // llvm.riscv.sf.vc.v.i.se (IntrinsicsRISCVXsf.td:96)
|
|
riscv_sf_vc_v_iv, // llvm.riscv.sf.vc.v.iv (IntrinsicsRISCVXsf.td:106)
|
|
riscv_sf_vc_v_iv_se, // llvm.riscv.sf.vc.v.iv.se (IntrinsicsRISCVXsf.td:105)
|
|
riscv_sf_vc_v_ivv, // llvm.riscv.sf.vc.v.ivv (IntrinsicsRISCVXsf.td:115)
|
|
riscv_sf_vc_v_ivv_se, // llvm.riscv.sf.vc.v.ivv.se (IntrinsicsRISCVXsf.td:114)
|
|
riscv_sf_vc_v_ivw, // llvm.riscv.sf.vc.v.ivw (IntrinsicsRISCVXsf.td:124)
|
|
riscv_sf_vc_v_ivw_se, // llvm.riscv.sf.vc.v.ivw.se (IntrinsicsRISCVXsf.td:123)
|
|
riscv_sf_vc_v_vv, // llvm.riscv.sf.vc.v.vv (IntrinsicsRISCVXsf.td:106)
|
|
riscv_sf_vc_v_vv_se, // llvm.riscv.sf.vc.v.vv.se (IntrinsicsRISCVXsf.td:105)
|
|
riscv_sf_vc_v_vvv, // llvm.riscv.sf.vc.v.vvv (IntrinsicsRISCVXsf.td:115)
|
|
riscv_sf_vc_v_vvv_se, // llvm.riscv.sf.vc.v.vvv.se (IntrinsicsRISCVXsf.td:114)
|
|
riscv_sf_vc_v_vvw, // llvm.riscv.sf.vc.v.vvw (IntrinsicsRISCVXsf.td:124)
|
|
riscv_sf_vc_v_vvw_se, // llvm.riscv.sf.vc.v.vvw.se (IntrinsicsRISCVXsf.td:123)
|
|
riscv_sf_vc_v_x, // llvm.riscv.sf.vc.v.x (IntrinsicsRISCVXsf.td:97)
|
|
riscv_sf_vc_v_x_se, // llvm.riscv.sf.vc.v.x.se (IntrinsicsRISCVXsf.td:96)
|
|
riscv_sf_vc_v_xv, // llvm.riscv.sf.vc.v.xv (IntrinsicsRISCVXsf.td:106)
|
|
riscv_sf_vc_v_xv_se, // llvm.riscv.sf.vc.v.xv.se (IntrinsicsRISCVXsf.td:105)
|
|
riscv_sf_vc_v_xvv, // llvm.riscv.sf.vc.v.xvv (IntrinsicsRISCVXsf.td:115)
|
|
riscv_sf_vc_v_xvv_se, // llvm.riscv.sf.vc.v.xvv.se (IntrinsicsRISCVXsf.td:114)
|
|
riscv_sf_vc_v_xvw, // llvm.riscv.sf.vc.v.xvw (IntrinsicsRISCVXsf.td:124)
|
|
riscv_sf_vc_v_xvw_se, // llvm.riscv.sf.vc.v.xvw.se (IntrinsicsRISCVXsf.td:123)
|
|
riscv_sf_vc_vv_se, // llvm.riscv.sf.vc.vv.se (IntrinsicsRISCVXsf.td:104)
|
|
riscv_sf_vc_vvv_se, // llvm.riscv.sf.vc.vvv.se (IntrinsicsRISCVXsf.td:113)
|
|
riscv_sf_vc_vvw_se, // llvm.riscv.sf.vc.vvw.se (IntrinsicsRISCVXsf.td:122)
|
|
riscv_sf_vc_x_se, // llvm.riscv.sf.vc.x.se (IntrinsicsRISCVXsf.td:95)
|
|
riscv_sf_vc_xv_se, // llvm.riscv.sf.vc.xv.se (IntrinsicsRISCVXsf.td:104)
|
|
riscv_sf_vc_xvv_se, // llvm.riscv.sf.vc.xvv.se (IntrinsicsRISCVXsf.td:113)
|
|
riscv_sf_vc_xvw_se, // llvm.riscv.sf.vc.xvw.se (IntrinsicsRISCVXsf.td:122)
|
|
riscv_sf_vfexp, // llvm.riscv.sf.vfexp (IntrinsicsRISCV.td:1204)
|
|
riscv_sf_vfexp_mask, // llvm.riscv.sf.vfexp.mask (IntrinsicsRISCV.td:1205)
|
|
riscv_sf_vfexpa, // llvm.riscv.sf.vfexpa (IntrinsicsRISCV.td:1204)
|
|
riscv_sf_vfexpa_mask, // llvm.riscv.sf.vfexpa.mask (IntrinsicsRISCV.td:1205)
|
|
riscv_sf_vfnrclip_x_f_qf, // llvm.riscv.sf.vfnrclip.x.f.qf (IntrinsicsRISCVXsf.td:156)
|
|
riscv_sf_vfnrclip_x_f_qf_mask, // llvm.riscv.sf.vfnrclip.x.f.qf.mask (IntrinsicsRISCVXsf.td:157)
|
|
riscv_sf_vfnrclip_xu_f_qf, // llvm.riscv.sf.vfnrclip.xu.f.qf (IntrinsicsRISCVXsf.td:156)
|
|
riscv_sf_vfnrclip_xu_f_qf_mask, // llvm.riscv.sf.vfnrclip.xu.f.qf.mask (IntrinsicsRISCVXsf.td:157)
|
|
riscv_sf_vfwmacc_4x4x4, // llvm.riscv.sf.vfwmacc.4x4x4 (IntrinsicsRISCVXsf.td:182)
|
|
riscv_sf_vlte16, // llvm.riscv.sf.vlte16 (IntrinsicsRISCVXsf.td:228)
|
|
riscv_sf_vlte32, // llvm.riscv.sf.vlte32 (IntrinsicsRISCVXsf.td:229)
|
|
riscv_sf_vlte64, // llvm.riscv.sf.vlte64 (IntrinsicsRISCVXsf.td:230)
|
|
riscv_sf_vlte8, // llvm.riscv.sf.vlte8 (IntrinsicsRISCVXsf.td:227)
|
|
riscv_sf_vqmacc_2x8x2, // llvm.riscv.sf.vqmacc.2x8x2 (IntrinsicsRISCVXsf.td:171)
|
|
riscv_sf_vqmacc_4x8x4, // llvm.riscv.sf.vqmacc.4x8x4 (IntrinsicsRISCVXsf.td:177)
|
|
riscv_sf_vqmaccsu_2x8x2, // llvm.riscv.sf.vqmaccsu.2x8x2 (IntrinsicsRISCVXsf.td:173)
|
|
riscv_sf_vqmaccsu_4x8x4, // llvm.riscv.sf.vqmaccsu.4x8x4 (IntrinsicsRISCVXsf.td:179)
|
|
riscv_sf_vqmaccu_2x8x2, // llvm.riscv.sf.vqmaccu.2x8x2 (IntrinsicsRISCVXsf.td:170)
|
|
riscv_sf_vqmaccu_4x8x4, // llvm.riscv.sf.vqmaccu.4x8x4 (IntrinsicsRISCVXsf.td:176)
|
|
riscv_sf_vqmaccus_2x8x2, // llvm.riscv.sf.vqmaccus.2x8x2 (IntrinsicsRISCVXsf.td:172)
|
|
riscv_sf_vqmaccus_4x8x4, // llvm.riscv.sf.vqmaccus.4x8x4 (IntrinsicsRISCVXsf.td:178)
|
|
riscv_sf_vsettk, // llvm.riscv.sf.vsettk (IntrinsicsRISCVXsf.td:225)
|
|
riscv_sf_vsettm, // llvm.riscv.sf.vsettm (IntrinsicsRISCVXsf.td:224)
|
|
riscv_sf_vsettnt, // llvm.riscv.sf.vsettnt (IntrinsicsRISCVXsf.td:223)
|
|
riscv_sf_vste16, // llvm.riscv.sf.vste16 (IntrinsicsRISCVXsf.td:232)
|
|
riscv_sf_vste32, // llvm.riscv.sf.vste32 (IntrinsicsRISCVXsf.td:233)
|
|
riscv_sf_vste64, // llvm.riscv.sf.vste64 (IntrinsicsRISCVXsf.td:234)
|
|
riscv_sf_vste8, // llvm.riscv.sf.vste8 (IntrinsicsRISCVXsf.td:231)
|
|
riscv_sf_vtdiscard, // llvm.riscv.sf.vtdiscard (IntrinsicsRISCVXsf.td:278)
|
|
riscv_sf_vtmv_t_v, // llvm.riscv.sf.vtmv.t.v (IntrinsicsRISCVXsf.td:247)
|
|
riscv_sf_vtmv_v_t, // llvm.riscv.sf.vtmv.v.t (IntrinsicsRISCVXsf.td:238)
|
|
riscv_sf_vtzero_t, // llvm.riscv.sf.vtzero.t (IntrinsicsRISCVXsf.td:268)
|
|
riscv_sha256sig0, // llvm.riscv.sha256sig0 (IntrinsicsRISCV.td:1846)
|
|
riscv_sha256sig1, // llvm.riscv.sha256sig1 (IntrinsicsRISCV.td:1847)
|
|
riscv_sha256sum0, // llvm.riscv.sha256sum0 (IntrinsicsRISCV.td:1848)
|
|
riscv_sha256sum1, // llvm.riscv.sha256sum1 (IntrinsicsRISCV.td:1849)
|
|
riscv_sha512sig0, // llvm.riscv.sha512sig0 (IntrinsicsRISCV.td:1864)
|
|
riscv_sha512sig0h, // llvm.riscv.sha512sig0h (IntrinsicsRISCV.td:1853)
|
|
riscv_sha512sig0l, // llvm.riscv.sha512sig0l (IntrinsicsRISCV.td:1851)
|
|
riscv_sha512sig1, // llvm.riscv.sha512sig1 (IntrinsicsRISCV.td:1866)
|
|
riscv_sha512sig1h, // llvm.riscv.sha512sig1h (IntrinsicsRISCV.td:1857)
|
|
riscv_sha512sig1l, // llvm.riscv.sha512sig1l (IntrinsicsRISCV.td:1855)
|
|
riscv_sha512sum0, // llvm.riscv.sha512sum0 (IntrinsicsRISCV.td:1868)
|
|
riscv_sha512sum0r, // llvm.riscv.sha512sum0r (IntrinsicsRISCV.td:1859)
|
|
riscv_sha512sum1, // llvm.riscv.sha512sum1 (IntrinsicsRISCV.td:1870)
|
|
riscv_sha512sum1r, // llvm.riscv.sha512sum1r (IntrinsicsRISCV.td:1861)
|
|
riscv_sm3p0, // llvm.riscv.sm3p0 (IntrinsicsRISCV.td:1878)
|
|
riscv_sm3p1, // llvm.riscv.sm3p1 (IntrinsicsRISCV.td:1879)
|
|
riscv_sm4ed, // llvm.riscv.sm4ed (IntrinsicsRISCV.td:1875)
|
|
riscv_sm4ks, // llvm.riscv.sm4ks (IntrinsicsRISCV.td:1874)
|
|
riscv_sseg2_load_mask, // llvm.riscv.sseg2.load.mask (IntrinsicsRISCV.td:1744)
|
|
riscv_sseg2_store_mask, // llvm.riscv.sseg2.store.mask (IntrinsicsRISCV.td:1764)
|
|
riscv_sseg3_load_mask, // llvm.riscv.sseg3.load.mask (IntrinsicsRISCV.td:1744)
|
|
riscv_sseg3_store_mask, // llvm.riscv.sseg3.store.mask (IntrinsicsRISCV.td:1764)
|
|
riscv_sseg4_load_mask, // llvm.riscv.sseg4.load.mask (IntrinsicsRISCV.td:1744)
|
|
riscv_sseg4_store_mask, // llvm.riscv.sseg4.store.mask (IntrinsicsRISCV.td:1764)
|
|
riscv_sseg5_load_mask, // llvm.riscv.sseg5.load.mask (IntrinsicsRISCV.td:1744)
|
|
riscv_sseg5_store_mask, // llvm.riscv.sseg5.store.mask (IntrinsicsRISCV.td:1764)
|
|
riscv_sseg6_load_mask, // llvm.riscv.sseg6.load.mask (IntrinsicsRISCV.td:1744)
|
|
riscv_sseg6_store_mask, // llvm.riscv.sseg6.store.mask (IntrinsicsRISCV.td:1764)
|
|
riscv_sseg7_load_mask, // llvm.riscv.sseg7.load.mask (IntrinsicsRISCV.td:1744)
|
|
riscv_sseg7_store_mask, // llvm.riscv.sseg7.store.mask (IntrinsicsRISCV.td:1764)
|
|
riscv_sseg8_load_mask, // llvm.riscv.sseg8.load.mask (IntrinsicsRISCV.td:1744)
|
|
riscv_sseg8_store_mask, // llvm.riscv.sseg8.store.mask (IntrinsicsRISCV.td:1764)
|
|
riscv_th_vmaqa, // llvm.riscv.th.vmaqa (IntrinsicsRISCVXTHead.td:26)
|
|
riscv_th_vmaqa_mask, // llvm.riscv.th.vmaqa.mask (IntrinsicsRISCVXTHead.td:27)
|
|
riscv_th_vmaqasu, // llvm.riscv.th.vmaqasu (IntrinsicsRISCVXTHead.td:26)
|
|
riscv_th_vmaqasu_mask, // llvm.riscv.th.vmaqasu.mask (IntrinsicsRISCVXTHead.td:27)
|
|
riscv_th_vmaqau, // llvm.riscv.th.vmaqau (IntrinsicsRISCVXTHead.td:26)
|
|
riscv_th_vmaqau_mask, // llvm.riscv.th.vmaqau.mask (IntrinsicsRISCVXTHead.td:27)
|
|
riscv_th_vmaqaus, // llvm.riscv.th.vmaqaus (IntrinsicsRISCVXTHead.td:26)
|
|
riscv_th_vmaqaus_mask, // llvm.riscv.th.vmaqaus.mask (IntrinsicsRISCVXTHead.td:27)
|
|
riscv_tuple_extract, // llvm.riscv.tuple.extract (IntrinsicsRISCV.td:1375)
|
|
riscv_tuple_insert, // llvm.riscv.tuple.insert (IntrinsicsRISCV.td:1370)
|
|
riscv_unzip, // llvm.riscv.unzip (IntrinsicsRISCV.td:89)
|
|
riscv_vaadd, // llvm.riscv.vaadd (IntrinsicsRISCV.td:1277)
|
|
riscv_vaadd_mask, // llvm.riscv.vaadd.mask (IntrinsicsRISCV.td:1278)
|
|
riscv_vaaddu, // llvm.riscv.vaaddu (IntrinsicsRISCV.td:1277)
|
|
riscv_vaaddu_mask, // llvm.riscv.vaaddu.mask (IntrinsicsRISCV.td:1278)
|
|
riscv_vabd, // llvm.riscv.vabd (IntrinsicsRISCV.td:1226)
|
|
riscv_vabd_mask, // llvm.riscv.vabd.mask (IntrinsicsRISCV.td:1227)
|
|
riscv_vabdu, // llvm.riscv.vabdu (IntrinsicsRISCV.td:1226)
|
|
riscv_vabdu_mask, // llvm.riscv.vabdu.mask (IntrinsicsRISCV.td:1227)
|
|
riscv_vabs, // llvm.riscv.vabs (IntrinsicsRISCV.td:1204)
|
|
riscv_vabs_mask, // llvm.riscv.vabs.mask (IntrinsicsRISCV.td:1205)
|
|
riscv_vadc, // llvm.riscv.vadc (IntrinsicsRISCV.td:1264)
|
|
riscv_vadd, // llvm.riscv.vadd (IntrinsicsRISCV.td:1218)
|
|
riscv_vadd_mask, // llvm.riscv.vadd.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vaesdf_vs, // llvm.riscv.vaesdf.vs (IntrinsicsRISCV.td:321)
|
|
riscv_vaesdf_vv, // llvm.riscv.vaesdf.vv (IntrinsicsRISCV.td:318)
|
|
riscv_vaesdm_vs, // llvm.riscv.vaesdm.vs (IntrinsicsRISCV.td:321)
|
|
riscv_vaesdm_vv, // llvm.riscv.vaesdm.vv (IntrinsicsRISCV.td:318)
|
|
riscv_vaesef_vs, // llvm.riscv.vaesef.vs (IntrinsicsRISCV.td:321)
|
|
riscv_vaesef_vv, // llvm.riscv.vaesef.vv (IntrinsicsRISCV.td:318)
|
|
riscv_vaesem_vs, // llvm.riscv.vaesem.vs (IntrinsicsRISCV.td:321)
|
|
riscv_vaesem_vv, // llvm.riscv.vaesem.vv (IntrinsicsRISCV.td:318)
|
|
riscv_vaeskf1, // llvm.riscv.vaeskf1 (IntrinsicsRISCV.td:1915)
|
|
riscv_vaeskf2, // llvm.riscv.vaeskf2 (IntrinsicsRISCV.td:1916)
|
|
riscv_vaesz_vs, // llvm.riscv.vaesz.vs (IntrinsicsRISCV.td:321)
|
|
riscv_vand, // llvm.riscv.vand (IntrinsicsRISCV.td:1218)
|
|
riscv_vand_mask, // llvm.riscv.vand.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vandn, // llvm.riscv.vandn (IntrinsicsRISCV.td:1218)
|
|
riscv_vandn_mask, // llvm.riscv.vandn.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vasub, // llvm.riscv.vasub (IntrinsicsRISCV.td:1277)
|
|
riscv_vasub_mask, // llvm.riscv.vasub.mask (IntrinsicsRISCV.td:1278)
|
|
riscv_vasubu, // llvm.riscv.vasubu (IntrinsicsRISCV.td:1277)
|
|
riscv_vasubu_mask, // llvm.riscv.vasubu.mask (IntrinsicsRISCV.td:1278)
|
|
riscv_vbrev, // llvm.riscv.vbrev (IntrinsicsRISCV.td:1204)
|
|
riscv_vbrev_mask, // llvm.riscv.vbrev.mask (IntrinsicsRISCV.td:1205)
|
|
riscv_vbrev8, // llvm.riscv.vbrev8 (IntrinsicsRISCV.td:1204)
|
|
riscv_vbrev8_mask, // llvm.riscv.vbrev8.mask (IntrinsicsRISCV.td:1205)
|
|
riscv_vclmul, // llvm.riscv.vclmul (IntrinsicsRISCV.td:1218)
|
|
riscv_vclmul_mask, // llvm.riscv.vclmul.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vclmulh, // llvm.riscv.vclmulh (IntrinsicsRISCV.td:1218)
|
|
riscv_vclmulh_mask, // llvm.riscv.vclmulh.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vclz, // llvm.riscv.vclz (IntrinsicsRISCV.td:1204)
|
|
riscv_vclz_mask, // llvm.riscv.vclz.mask (IntrinsicsRISCV.td:1205)
|
|
riscv_vcompress, // llvm.riscv.vcompress (IntrinsicsRISCV.td:1590)
|
|
riscv_vcpop, // llvm.riscv.vcpop (IntrinsicsRISCV.td:1325)
|
|
riscv_vcpop_mask, // llvm.riscv.vcpop.mask (IntrinsicsRISCV.td:1326)
|
|
riscv_vcpopv, // llvm.riscv.vcpopv (IntrinsicsRISCV.td:1204)
|
|
riscv_vcpopv_mask, // llvm.riscv.vcpopv.mask (IntrinsicsRISCV.td:1205)
|
|
riscv_vctz, // llvm.riscv.vctz (IntrinsicsRISCV.td:1204)
|
|
riscv_vctz_mask, // llvm.riscv.vctz.mask (IntrinsicsRISCV.td:1205)
|
|
riscv_vdiv, // llvm.riscv.vdiv (IntrinsicsRISCV.td:1218)
|
|
riscv_vdiv_mask, // llvm.riscv.vdiv.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vdivu, // llvm.riscv.vdivu (IntrinsicsRISCV.td:1218)
|
|
riscv_vdivu_mask, // llvm.riscv.vdivu.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vdot4a, // llvm.riscv.vdot4a (IntrinsicsRISCV.td:2030)
|
|
riscv_vdot4a_mask, // llvm.riscv.vdot4a.mask (IntrinsicsRISCV.td:2031)
|
|
riscv_vdot4asu, // llvm.riscv.vdot4asu (IntrinsicsRISCV.td:2030)
|
|
riscv_vdot4asu_mask, // llvm.riscv.vdot4asu.mask (IntrinsicsRISCV.td:2031)
|
|
riscv_vdot4au, // llvm.riscv.vdot4au (IntrinsicsRISCV.td:2030)
|
|
riscv_vdot4au_mask, // llvm.riscv.vdot4au.mask (IntrinsicsRISCV.td:2031)
|
|
riscv_vdot4aus, // llvm.riscv.vdot4aus (IntrinsicsRISCV.td:2030)
|
|
riscv_vdot4aus_mask, // llvm.riscv.vdot4aus.mask (IntrinsicsRISCV.td:2031)
|
|
riscv_vfadd, // llvm.riscv.vfadd (IntrinsicsRISCV.td:1222)
|
|
riscv_vfadd_mask, // llvm.riscv.vfadd.mask (IntrinsicsRISCV.td:1223)
|
|
riscv_vfclass, // llvm.riscv.vfclass (IntrinsicsRISCV.td:1305)
|
|
riscv_vfclass_mask, // llvm.riscv.vfclass.mask (IntrinsicsRISCV.td:1306)
|
|
riscv_vfcvt_f_x_v, // llvm.riscv.vfcvt.f.x.v (IntrinsicsRISCV.td:1337)
|
|
riscv_vfcvt_f_x_v_mask, // llvm.riscv.vfcvt.f.x.v.mask (IntrinsicsRISCV.td:1338)
|
|
riscv_vfcvt_f_xu_v, // llvm.riscv.vfcvt.f.xu.v (IntrinsicsRISCV.td:1337)
|
|
riscv_vfcvt_f_xu_v_mask, // llvm.riscv.vfcvt.f.xu.v.mask (IntrinsicsRISCV.td:1338)
|
|
riscv_vfcvt_rtz_x_f_v, // llvm.riscv.vfcvt.rtz.x.f.v (IntrinsicsRISCV.td:1333)
|
|
riscv_vfcvt_rtz_x_f_v_mask, // llvm.riscv.vfcvt.rtz.x.f.v.mask (IntrinsicsRISCV.td:1334)
|
|
riscv_vfcvt_rtz_xu_f_v, // llvm.riscv.vfcvt.rtz.xu.f.v (IntrinsicsRISCV.td:1333)
|
|
riscv_vfcvt_rtz_xu_f_v_mask, // llvm.riscv.vfcvt.rtz.xu.f.v.mask (IntrinsicsRISCV.td:1334)
|
|
riscv_vfcvt_x_f_v, // llvm.riscv.vfcvt.x.f.v (IntrinsicsRISCV.td:1337)
|
|
riscv_vfcvt_x_f_v_mask, // llvm.riscv.vfcvt.x.f.v.mask (IntrinsicsRISCV.td:1338)
|
|
riscv_vfcvt_xu_f_v, // llvm.riscv.vfcvt.xu.f.v (IntrinsicsRISCV.td:1337)
|
|
riscv_vfcvt_xu_f_v_mask, // llvm.riscv.vfcvt.xu.f.v.mask (IntrinsicsRISCV.td:1338)
|
|
riscv_vfdiv, // llvm.riscv.vfdiv (IntrinsicsRISCV.td:1222)
|
|
riscv_vfdiv_mask, // llvm.riscv.vfdiv.mask (IntrinsicsRISCV.td:1223)
|
|
riscv_vfirst, // llvm.riscv.vfirst (IntrinsicsRISCV.td:1325)
|
|
riscv_vfirst_mask, // llvm.riscv.vfirst.mask (IntrinsicsRISCV.td:1326)
|
|
riscv_vfmacc, // llvm.riscv.vfmacc (IntrinsicsRISCV.td:1297)
|
|
riscv_vfmacc_mask, // llvm.riscv.vfmacc.mask (IntrinsicsRISCV.td:1298)
|
|
riscv_vfmadd, // llvm.riscv.vfmadd (IntrinsicsRISCV.td:1297)
|
|
riscv_vfmadd_mask, // llvm.riscv.vfmadd.mask (IntrinsicsRISCV.td:1298)
|
|
riscv_vfmax, // llvm.riscv.vfmax (IntrinsicsRISCV.td:1218)
|
|
riscv_vfmax_mask, // llvm.riscv.vfmax.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vfmerge, // llvm.riscv.vfmerge (IntrinsicsRISCV.td:1264)
|
|
riscv_vfmin, // llvm.riscv.vfmin (IntrinsicsRISCV.td:1218)
|
|
riscv_vfmin_mask, // llvm.riscv.vfmin.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vfmsac, // llvm.riscv.vfmsac (IntrinsicsRISCV.td:1297)
|
|
riscv_vfmsac_mask, // llvm.riscv.vfmsac.mask (IntrinsicsRISCV.td:1298)
|
|
riscv_vfmsub, // llvm.riscv.vfmsub (IntrinsicsRISCV.td:1297)
|
|
riscv_vfmsub_mask, // llvm.riscv.vfmsub.mask (IntrinsicsRISCV.td:1298)
|
|
riscv_vfmul, // llvm.riscv.vfmul (IntrinsicsRISCV.td:1222)
|
|
riscv_vfmul_mask, // llvm.riscv.vfmul.mask (IntrinsicsRISCV.td:1223)
|
|
riscv_vfmv_f_s, // llvm.riscv.vfmv.f.s (IntrinsicsRISCV.td:1525)
|
|
riscv_vfmv_s_f, // llvm.riscv.vfmv.s.f (IntrinsicsRISCV.td:1528)
|
|
riscv_vfmv_v_f, // llvm.riscv.vfmv.v.f (IntrinsicsRISCV.td:1505)
|
|
riscv_vfncvt_f_f_q, // llvm.riscv.vfncvt.f.f.q (IntrinsicsRISCV.td:1337)
|
|
riscv_vfncvt_f_f_q_alt, // llvm.riscv.vfncvt.f.f.q.alt (IntrinsicsRISCV.td:1337)
|
|
riscv_vfncvt_f_f_q_alt_mask, // llvm.riscv.vfncvt.f.f.q.alt.mask (IntrinsicsRISCV.td:1338)
|
|
riscv_vfncvt_f_f_q_mask, // llvm.riscv.vfncvt.f.f.q.mask (IntrinsicsRISCV.td:1338)
|
|
riscv_vfncvt_f_f_w, // llvm.riscv.vfncvt.f.f.w (IntrinsicsRISCV.td:1337)
|
|
riscv_vfncvt_f_f_w_alt, // llvm.riscv.vfncvt.f.f.w.alt (IntrinsicsRISCV.td:1337)
|
|
riscv_vfncvt_f_f_w_alt_mask, // llvm.riscv.vfncvt.f.f.w.alt.mask (IntrinsicsRISCV.td:1338)
|
|
riscv_vfncvt_f_f_w_mask, // llvm.riscv.vfncvt.f.f.w.mask (IntrinsicsRISCV.td:1338)
|
|
riscv_vfncvt_f_x_w, // llvm.riscv.vfncvt.f.x.w (IntrinsicsRISCV.td:1337)
|
|
riscv_vfncvt_f_x_w_mask, // llvm.riscv.vfncvt.f.x.w.mask (IntrinsicsRISCV.td:1338)
|
|
riscv_vfncvt_f_xu_w, // llvm.riscv.vfncvt.f.xu.w (IntrinsicsRISCV.td:1337)
|
|
riscv_vfncvt_f_xu_w_mask, // llvm.riscv.vfncvt.f.xu.w.mask (IntrinsicsRISCV.td:1338)
|
|
riscv_vfncvt_rod_f_f_w, // llvm.riscv.vfncvt.rod.f.f.w (IntrinsicsRISCV.td:1333)
|
|
riscv_vfncvt_rod_f_f_w_mask, // llvm.riscv.vfncvt.rod.f.f.w.mask (IntrinsicsRISCV.td:1334)
|
|
riscv_vfncvt_rtz_x_f_w, // llvm.riscv.vfncvt.rtz.x.f.w (IntrinsicsRISCV.td:1333)
|
|
riscv_vfncvt_rtz_x_f_w_mask, // llvm.riscv.vfncvt.rtz.x.f.w.mask (IntrinsicsRISCV.td:1334)
|
|
riscv_vfncvt_rtz_xu_f_w, // llvm.riscv.vfncvt.rtz.xu.f.w (IntrinsicsRISCV.td:1333)
|
|
riscv_vfncvt_rtz_xu_f_w_mask, // llvm.riscv.vfncvt.rtz.xu.f.w.mask (IntrinsicsRISCV.td:1334)
|
|
riscv_vfncvt_sat_f_f_q, // llvm.riscv.vfncvt.sat.f.f.q (IntrinsicsRISCV.td:1337)
|
|
riscv_vfncvt_sat_f_f_q_alt, // llvm.riscv.vfncvt.sat.f.f.q.alt (IntrinsicsRISCV.td:1337)
|
|
riscv_vfncvt_sat_f_f_q_alt_mask, // llvm.riscv.vfncvt.sat.f.f.q.alt.mask (IntrinsicsRISCV.td:1338)
|
|
riscv_vfncvt_sat_f_f_q_mask, // llvm.riscv.vfncvt.sat.f.f.q.mask (IntrinsicsRISCV.td:1338)
|
|
riscv_vfncvt_sat_f_f_w, // llvm.riscv.vfncvt.sat.f.f.w (IntrinsicsRISCV.td:1337)
|
|
riscv_vfncvt_sat_f_f_w_alt, // llvm.riscv.vfncvt.sat.f.f.w.alt (IntrinsicsRISCV.td:1337)
|
|
riscv_vfncvt_sat_f_f_w_alt_mask, // llvm.riscv.vfncvt.sat.f.f.w.alt.mask (IntrinsicsRISCV.td:1338)
|
|
riscv_vfncvt_sat_f_f_w_mask, // llvm.riscv.vfncvt.sat.f.f.w.mask (IntrinsicsRISCV.td:1338)
|
|
riscv_vfncvt_x_f_w, // llvm.riscv.vfncvt.x.f.w (IntrinsicsRISCV.td:1337)
|
|
riscv_vfncvt_x_f_w_mask, // llvm.riscv.vfncvt.x.f.w.mask (IntrinsicsRISCV.td:1338)
|
|
riscv_vfncvt_xu_f_w, // llvm.riscv.vfncvt.xu.f.w (IntrinsicsRISCV.td:1337)
|
|
riscv_vfncvt_xu_f_w_mask, // llvm.riscv.vfncvt.xu.f.w.mask (IntrinsicsRISCV.td:1338)
|
|
riscv_vfncvtbf16_f_f_w, // llvm.riscv.vfncvtbf16.f.f.w (IntrinsicsRISCV.td:1337)
|
|
riscv_vfncvtbf16_f_f_w_mask, // llvm.riscv.vfncvtbf16.f.f.w.mask (IntrinsicsRISCV.td:1338)
|
|
riscv_vfnmacc, // llvm.riscv.vfnmacc (IntrinsicsRISCV.td:1297)
|
|
riscv_vfnmacc_mask, // llvm.riscv.vfnmacc.mask (IntrinsicsRISCV.td:1298)
|
|
riscv_vfnmadd, // llvm.riscv.vfnmadd (IntrinsicsRISCV.td:1297)
|
|
riscv_vfnmadd_mask, // llvm.riscv.vfnmadd.mask (IntrinsicsRISCV.td:1298)
|
|
riscv_vfnmsac, // llvm.riscv.vfnmsac (IntrinsicsRISCV.td:1297)
|
|
riscv_vfnmsac_mask, // llvm.riscv.vfnmsac.mask (IntrinsicsRISCV.td:1298)
|
|
riscv_vfnmsub, // llvm.riscv.vfnmsub (IntrinsicsRISCV.td:1297)
|
|
riscv_vfnmsub_mask, // llvm.riscv.vfnmsub.mask (IntrinsicsRISCV.td:1298)
|
|
riscv_vfrdiv, // llvm.riscv.vfrdiv (IntrinsicsRISCV.td:1222)
|
|
riscv_vfrdiv_mask, // llvm.riscv.vfrdiv.mask (IntrinsicsRISCV.td:1223)
|
|
riscv_vfrec7, // llvm.riscv.vfrec7 (IntrinsicsRISCV.td:1208)
|
|
riscv_vfrec7_mask, // llvm.riscv.vfrec7.mask (IntrinsicsRISCV.td:1209)
|
|
riscv_vfredmax, // llvm.riscv.vfredmax (IntrinsicsRISCV.td:1317)
|
|
riscv_vfredmax_mask, // llvm.riscv.vfredmax.mask (IntrinsicsRISCV.td:1318)
|
|
riscv_vfredmin, // llvm.riscv.vfredmin (IntrinsicsRISCV.td:1317)
|
|
riscv_vfredmin_mask, // llvm.riscv.vfredmin.mask (IntrinsicsRISCV.td:1318)
|
|
riscv_vfredosum, // llvm.riscv.vfredosum (IntrinsicsRISCV.td:1321)
|
|
riscv_vfredosum_mask, // llvm.riscv.vfredosum.mask (IntrinsicsRISCV.td:1322)
|
|
riscv_vfredusum, // llvm.riscv.vfredusum (IntrinsicsRISCV.td:1321)
|
|
riscv_vfredusum_mask, // llvm.riscv.vfredusum.mask (IntrinsicsRISCV.td:1322)
|
|
riscv_vfrsqrt7, // llvm.riscv.vfrsqrt7 (IntrinsicsRISCV.td:1204)
|
|
riscv_vfrsqrt7_mask, // llvm.riscv.vfrsqrt7.mask (IntrinsicsRISCV.td:1205)
|
|
riscv_vfrsub, // llvm.riscv.vfrsub (IntrinsicsRISCV.td:1222)
|
|
riscv_vfrsub_mask, // llvm.riscv.vfrsub.mask (IntrinsicsRISCV.td:1223)
|
|
riscv_vfsgnj, // llvm.riscv.vfsgnj (IntrinsicsRISCV.td:1218)
|
|
riscv_vfsgnj_mask, // llvm.riscv.vfsgnj.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vfsgnjn, // llvm.riscv.vfsgnjn (IntrinsicsRISCV.td:1218)
|
|
riscv_vfsgnjn_mask, // llvm.riscv.vfsgnjn.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vfsgnjx, // llvm.riscv.vfsgnjx (IntrinsicsRISCV.td:1218)
|
|
riscv_vfsgnjx_mask, // llvm.riscv.vfsgnjx.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vfslide1down, // llvm.riscv.vfslide1down (IntrinsicsRISCV.td:1218)
|
|
riscv_vfslide1down_mask, // llvm.riscv.vfslide1down.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vfslide1up, // llvm.riscv.vfslide1up (IntrinsicsRISCV.td:1218)
|
|
riscv_vfslide1up_mask, // llvm.riscv.vfslide1up.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vfsqrt, // llvm.riscv.vfsqrt (IntrinsicsRISCV.td:1208)
|
|
riscv_vfsqrt_mask, // llvm.riscv.vfsqrt.mask (IntrinsicsRISCV.td:1209)
|
|
riscv_vfsub, // llvm.riscv.vfsub (IntrinsicsRISCV.td:1222)
|
|
riscv_vfsub_mask, // llvm.riscv.vfsub.mask (IntrinsicsRISCV.td:1223)
|
|
riscv_vfwadd, // llvm.riscv.vfwadd (IntrinsicsRISCV.td:1254)
|
|
riscv_vfwadd_mask, // llvm.riscv.vfwadd.mask (IntrinsicsRISCV.td:1255)
|
|
riscv_vfwadd_w, // llvm.riscv.vfwadd.w (IntrinsicsRISCV.td:1222)
|
|
riscv_vfwadd_w_mask, // llvm.riscv.vfwadd.w.mask (IntrinsicsRISCV.td:1223)
|
|
riscv_vfwcvt_f_f_v, // llvm.riscv.vfwcvt.f.f.v (IntrinsicsRISCV.td:1333)
|
|
riscv_vfwcvt_f_f_v_alt, // llvm.riscv.vfwcvt.f.f.v.alt (IntrinsicsRISCV.td:1333)
|
|
riscv_vfwcvt_f_f_v_alt_mask, // llvm.riscv.vfwcvt.f.f.v.alt.mask (IntrinsicsRISCV.td:1334)
|
|
riscv_vfwcvt_f_f_v_mask, // llvm.riscv.vfwcvt.f.f.v.mask (IntrinsicsRISCV.td:1334)
|
|
riscv_vfwcvt_f_x_v, // llvm.riscv.vfwcvt.f.x.v (IntrinsicsRISCV.td:1333)
|
|
riscv_vfwcvt_f_x_v_mask, // llvm.riscv.vfwcvt.f.x.v.mask (IntrinsicsRISCV.td:1334)
|
|
riscv_vfwcvt_f_xu_v, // llvm.riscv.vfwcvt.f.xu.v (IntrinsicsRISCV.td:1333)
|
|
riscv_vfwcvt_f_xu_v_mask, // llvm.riscv.vfwcvt.f.xu.v.mask (IntrinsicsRISCV.td:1334)
|
|
riscv_vfwcvt_rtz_x_f_v, // llvm.riscv.vfwcvt.rtz.x.f.v (IntrinsicsRISCV.td:1333)
|
|
riscv_vfwcvt_rtz_x_f_v_mask, // llvm.riscv.vfwcvt.rtz.x.f.v.mask (IntrinsicsRISCV.td:1334)
|
|
riscv_vfwcvt_rtz_xu_f_v, // llvm.riscv.vfwcvt.rtz.xu.f.v (IntrinsicsRISCV.td:1333)
|
|
riscv_vfwcvt_rtz_xu_f_v_mask, // llvm.riscv.vfwcvt.rtz.xu.f.v.mask (IntrinsicsRISCV.td:1334)
|
|
riscv_vfwcvt_x_f_v, // llvm.riscv.vfwcvt.x.f.v (IntrinsicsRISCV.td:1337)
|
|
riscv_vfwcvt_x_f_v_mask, // llvm.riscv.vfwcvt.x.f.v.mask (IntrinsicsRISCV.td:1338)
|
|
riscv_vfwcvt_xu_f_v, // llvm.riscv.vfwcvt.xu.f.v (IntrinsicsRISCV.td:1337)
|
|
riscv_vfwcvt_xu_f_v_mask, // llvm.riscv.vfwcvt.xu.f.v.mask (IntrinsicsRISCV.td:1338)
|
|
riscv_vfwcvtbf16_f_f_v, // llvm.riscv.vfwcvtbf16.f.f.v (IntrinsicsRISCV.td:1333)
|
|
riscv_vfwcvtbf16_f_f_v_mask, // llvm.riscv.vfwcvtbf16.f.f.v.mask (IntrinsicsRISCV.td:1334)
|
|
riscv_vfwmacc, // llvm.riscv.vfwmacc (IntrinsicsRISCV.td:1313)
|
|
riscv_vfwmacc_mask, // llvm.riscv.vfwmacc.mask (IntrinsicsRISCV.td:1314)
|
|
riscv_vfwmaccbf16, // llvm.riscv.vfwmaccbf16 (IntrinsicsRISCV.td:1313)
|
|
riscv_vfwmaccbf16_mask, // llvm.riscv.vfwmaccbf16.mask (IntrinsicsRISCV.td:1314)
|
|
riscv_vfwmsac, // llvm.riscv.vfwmsac (IntrinsicsRISCV.td:1313)
|
|
riscv_vfwmsac_mask, // llvm.riscv.vfwmsac.mask (IntrinsicsRISCV.td:1314)
|
|
riscv_vfwmul, // llvm.riscv.vfwmul (IntrinsicsRISCV.td:1254)
|
|
riscv_vfwmul_mask, // llvm.riscv.vfwmul.mask (IntrinsicsRISCV.td:1255)
|
|
riscv_vfwnmacc, // llvm.riscv.vfwnmacc (IntrinsicsRISCV.td:1313)
|
|
riscv_vfwnmacc_mask, // llvm.riscv.vfwnmacc.mask (IntrinsicsRISCV.td:1314)
|
|
riscv_vfwnmsac, // llvm.riscv.vfwnmsac (IntrinsicsRISCV.td:1313)
|
|
riscv_vfwnmsac_mask, // llvm.riscv.vfwnmsac.mask (IntrinsicsRISCV.td:1314)
|
|
riscv_vfwredosum, // llvm.riscv.vfwredosum (IntrinsicsRISCV.td:1321)
|
|
riscv_vfwredosum_mask, // llvm.riscv.vfwredosum.mask (IntrinsicsRISCV.td:1322)
|
|
riscv_vfwredusum, // llvm.riscv.vfwredusum (IntrinsicsRISCV.td:1321)
|
|
riscv_vfwredusum_mask, // llvm.riscv.vfwredusum.mask (IntrinsicsRISCV.td:1322)
|
|
riscv_vfwsub, // llvm.riscv.vfwsub (IntrinsicsRISCV.td:1254)
|
|
riscv_vfwsub_mask, // llvm.riscv.vfwsub.mask (IntrinsicsRISCV.td:1255)
|
|
riscv_vfwsub_w, // llvm.riscv.vfwsub.w (IntrinsicsRISCV.td:1222)
|
|
riscv_vfwsub_w_mask, // llvm.riscv.vfwsub.w.mask (IntrinsicsRISCV.td:1223)
|
|
riscv_vghsh, // llvm.riscv.vghsh (IntrinsicsRISCV.td:1907)
|
|
riscv_vgmul_vv, // llvm.riscv.vgmul.vv (IntrinsicsRISCV.td:1908)
|
|
riscv_vid, // llvm.riscv.vid (IntrinsicsRISCV.td:1704)
|
|
riscv_vid_mask, // llvm.riscv.vid.mask (IntrinsicsRISCV.td:1708)
|
|
riscv_viota, // llvm.riscv.viota (IntrinsicsRISCV.td:1683)
|
|
riscv_viota_mask, // llvm.riscv.viota.mask (IntrinsicsRISCV.td:1693)
|
|
riscv_vle, // llvm.riscv.vle (IntrinsicsRISCV.td:1175)
|
|
riscv_vle_mask, // llvm.riscv.vle.mask (IntrinsicsRISCV.td:1176)
|
|
riscv_vleff, // llvm.riscv.vleff (IntrinsicsRISCV.td:1179)
|
|
riscv_vleff_mask, // llvm.riscv.vleff.mask (IntrinsicsRISCV.td:1180)
|
|
riscv_vlm, // llvm.riscv.vlm (IntrinsicsRISCV.td:1390)
|
|
riscv_vloxei, // llvm.riscv.vloxei (IntrinsicsRISCV.td:1187)
|
|
riscv_vloxei_mask, // llvm.riscv.vloxei.mask (IntrinsicsRISCV.td:1188)
|
|
riscv_vloxseg2, // llvm.riscv.vloxseg2 (IntrinsicsRISCV.td:1353)
|
|
riscv_vloxseg2_mask, // llvm.riscv.vloxseg2.mask (IntrinsicsRISCV.td:1354)
|
|
riscv_vloxseg3, // llvm.riscv.vloxseg3 (IntrinsicsRISCV.td:1353)
|
|
riscv_vloxseg3_mask, // llvm.riscv.vloxseg3.mask (IntrinsicsRISCV.td:1354)
|
|
riscv_vloxseg4, // llvm.riscv.vloxseg4 (IntrinsicsRISCV.td:1353)
|
|
riscv_vloxseg4_mask, // llvm.riscv.vloxseg4.mask (IntrinsicsRISCV.td:1354)
|
|
riscv_vloxseg5, // llvm.riscv.vloxseg5 (IntrinsicsRISCV.td:1353)
|
|
riscv_vloxseg5_mask, // llvm.riscv.vloxseg5.mask (IntrinsicsRISCV.td:1354)
|
|
riscv_vloxseg6, // llvm.riscv.vloxseg6 (IntrinsicsRISCV.td:1353)
|
|
riscv_vloxseg6_mask, // llvm.riscv.vloxseg6.mask (IntrinsicsRISCV.td:1354)
|
|
riscv_vloxseg7, // llvm.riscv.vloxseg7 (IntrinsicsRISCV.td:1353)
|
|
riscv_vloxseg7_mask, // llvm.riscv.vloxseg7.mask (IntrinsicsRISCV.td:1354)
|
|
riscv_vloxseg8, // llvm.riscv.vloxseg8 (IntrinsicsRISCV.td:1353)
|
|
riscv_vloxseg8_mask, // llvm.riscv.vloxseg8.mask (IntrinsicsRISCV.td:1354)
|
|
riscv_vlse, // llvm.riscv.vlse (IntrinsicsRISCV.td:1183)
|
|
riscv_vlse_mask, // llvm.riscv.vlse.mask (IntrinsicsRISCV.td:1184)
|
|
riscv_vlseg2, // llvm.riscv.vlseg2 (IntrinsicsRISCV.td:1341)
|
|
riscv_vlseg2_mask, // llvm.riscv.vlseg2.mask (IntrinsicsRISCV.td:1342)
|
|
riscv_vlseg2ff, // llvm.riscv.vlseg2ff (IntrinsicsRISCV.td:1345)
|
|
riscv_vlseg2ff_mask, // llvm.riscv.vlseg2ff.mask (IntrinsicsRISCV.td:1346)
|
|
riscv_vlseg3, // llvm.riscv.vlseg3 (IntrinsicsRISCV.td:1341)
|
|
riscv_vlseg3_mask, // llvm.riscv.vlseg3.mask (IntrinsicsRISCV.td:1342)
|
|
riscv_vlseg3ff, // llvm.riscv.vlseg3ff (IntrinsicsRISCV.td:1345)
|
|
riscv_vlseg3ff_mask, // llvm.riscv.vlseg3ff.mask (IntrinsicsRISCV.td:1346)
|
|
riscv_vlseg4, // llvm.riscv.vlseg4 (IntrinsicsRISCV.td:1341)
|
|
riscv_vlseg4_mask, // llvm.riscv.vlseg4.mask (IntrinsicsRISCV.td:1342)
|
|
riscv_vlseg4ff, // llvm.riscv.vlseg4ff (IntrinsicsRISCV.td:1345)
|
|
riscv_vlseg4ff_mask, // llvm.riscv.vlseg4ff.mask (IntrinsicsRISCV.td:1346)
|
|
riscv_vlseg5, // llvm.riscv.vlseg5 (IntrinsicsRISCV.td:1341)
|
|
riscv_vlseg5_mask, // llvm.riscv.vlseg5.mask (IntrinsicsRISCV.td:1342)
|
|
riscv_vlseg5ff, // llvm.riscv.vlseg5ff (IntrinsicsRISCV.td:1345)
|
|
riscv_vlseg5ff_mask, // llvm.riscv.vlseg5ff.mask (IntrinsicsRISCV.td:1346)
|
|
riscv_vlseg6, // llvm.riscv.vlseg6 (IntrinsicsRISCV.td:1341)
|
|
riscv_vlseg6_mask, // llvm.riscv.vlseg6.mask (IntrinsicsRISCV.td:1342)
|
|
riscv_vlseg6ff, // llvm.riscv.vlseg6ff (IntrinsicsRISCV.td:1345)
|
|
riscv_vlseg6ff_mask, // llvm.riscv.vlseg6ff.mask (IntrinsicsRISCV.td:1346)
|
|
riscv_vlseg7, // llvm.riscv.vlseg7 (IntrinsicsRISCV.td:1341)
|
|
riscv_vlseg7_mask, // llvm.riscv.vlseg7.mask (IntrinsicsRISCV.td:1342)
|
|
riscv_vlseg7ff, // llvm.riscv.vlseg7ff (IntrinsicsRISCV.td:1345)
|
|
riscv_vlseg7ff_mask, // llvm.riscv.vlseg7ff.mask (IntrinsicsRISCV.td:1346)
|
|
riscv_vlseg8, // llvm.riscv.vlseg8 (IntrinsicsRISCV.td:1341)
|
|
riscv_vlseg8_mask, // llvm.riscv.vlseg8.mask (IntrinsicsRISCV.td:1342)
|
|
riscv_vlseg8ff, // llvm.riscv.vlseg8ff (IntrinsicsRISCV.td:1345)
|
|
riscv_vlseg8ff_mask, // llvm.riscv.vlseg8ff.mask (IntrinsicsRISCV.td:1346)
|
|
riscv_vlsseg2, // llvm.riscv.vlsseg2 (IntrinsicsRISCV.td:1349)
|
|
riscv_vlsseg2_mask, // llvm.riscv.vlsseg2.mask (IntrinsicsRISCV.td:1350)
|
|
riscv_vlsseg3, // llvm.riscv.vlsseg3 (IntrinsicsRISCV.td:1349)
|
|
riscv_vlsseg3_mask, // llvm.riscv.vlsseg3.mask (IntrinsicsRISCV.td:1350)
|
|
riscv_vlsseg4, // llvm.riscv.vlsseg4 (IntrinsicsRISCV.td:1349)
|
|
riscv_vlsseg4_mask, // llvm.riscv.vlsseg4.mask (IntrinsicsRISCV.td:1350)
|
|
riscv_vlsseg5, // llvm.riscv.vlsseg5 (IntrinsicsRISCV.td:1349)
|
|
riscv_vlsseg5_mask, // llvm.riscv.vlsseg5.mask (IntrinsicsRISCV.td:1350)
|
|
riscv_vlsseg6, // llvm.riscv.vlsseg6 (IntrinsicsRISCV.td:1349)
|
|
riscv_vlsseg6_mask, // llvm.riscv.vlsseg6.mask (IntrinsicsRISCV.td:1350)
|
|
riscv_vlsseg7, // llvm.riscv.vlsseg7 (IntrinsicsRISCV.td:1349)
|
|
riscv_vlsseg7_mask, // llvm.riscv.vlsseg7.mask (IntrinsicsRISCV.td:1350)
|
|
riscv_vlsseg8, // llvm.riscv.vlsseg8 (IntrinsicsRISCV.td:1349)
|
|
riscv_vlsseg8_mask, // llvm.riscv.vlsseg8.mask (IntrinsicsRISCV.td:1350)
|
|
riscv_vluxei, // llvm.riscv.vluxei (IntrinsicsRISCV.td:1187)
|
|
riscv_vluxei_mask, // llvm.riscv.vluxei.mask (IntrinsicsRISCV.td:1188)
|
|
riscv_vluxseg2, // llvm.riscv.vluxseg2 (IntrinsicsRISCV.td:1353)
|
|
riscv_vluxseg2_mask, // llvm.riscv.vluxseg2.mask (IntrinsicsRISCV.td:1354)
|
|
riscv_vluxseg3, // llvm.riscv.vluxseg3 (IntrinsicsRISCV.td:1353)
|
|
riscv_vluxseg3_mask, // llvm.riscv.vluxseg3.mask (IntrinsicsRISCV.td:1354)
|
|
riscv_vluxseg4, // llvm.riscv.vluxseg4 (IntrinsicsRISCV.td:1353)
|
|
riscv_vluxseg4_mask, // llvm.riscv.vluxseg4.mask (IntrinsicsRISCV.td:1354)
|
|
riscv_vluxseg5, // llvm.riscv.vluxseg5 (IntrinsicsRISCV.td:1353)
|
|
riscv_vluxseg5_mask, // llvm.riscv.vluxseg5.mask (IntrinsicsRISCV.td:1354)
|
|
riscv_vluxseg6, // llvm.riscv.vluxseg6 (IntrinsicsRISCV.td:1353)
|
|
riscv_vluxseg6_mask, // llvm.riscv.vluxseg6.mask (IntrinsicsRISCV.td:1354)
|
|
riscv_vluxseg7, // llvm.riscv.vluxseg7 (IntrinsicsRISCV.td:1353)
|
|
riscv_vluxseg7_mask, // llvm.riscv.vluxseg7.mask (IntrinsicsRISCV.td:1354)
|
|
riscv_vluxseg8, // llvm.riscv.vluxseg8 (IntrinsicsRISCV.td:1353)
|
|
riscv_vluxseg8_mask, // llvm.riscv.vluxseg8.mask (IntrinsicsRISCV.td:1354)
|
|
riscv_vmacc, // llvm.riscv.vmacc (IntrinsicsRISCV.td:1293)
|
|
riscv_vmacc_mask, // llvm.riscv.vmacc.mask (IntrinsicsRISCV.td:1294)
|
|
riscv_vmadc, // llvm.riscv.vmadc (IntrinsicsRISCV.td:1270)
|
|
riscv_vmadc_carry_in, // llvm.riscv.vmadc.carry.in (IntrinsicsRISCV.td:1267)
|
|
riscv_vmadd, // llvm.riscv.vmadd (IntrinsicsRISCV.td:1293)
|
|
riscv_vmadd_mask, // llvm.riscv.vmadd.mask (IntrinsicsRISCV.td:1294)
|
|
riscv_vmand, // llvm.riscv.vmand (IntrinsicsRISCV.td:1636)
|
|
riscv_vmandn, // llvm.riscv.vmandn (IntrinsicsRISCV.td:1638)
|
|
riscv_vmax, // llvm.riscv.vmax (IntrinsicsRISCV.td:1218)
|
|
riscv_vmax_mask, // llvm.riscv.vmax.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vmaxu, // llvm.riscv.vmaxu (IntrinsicsRISCV.td:1218)
|
|
riscv_vmaxu_mask, // llvm.riscv.vmaxu.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vmclr, // llvm.riscv.vmclr (IntrinsicsRISCV.td:1644)
|
|
riscv_vmerge, // llvm.riscv.vmerge (IntrinsicsRISCV.td:1264)
|
|
riscv_vmfeq, // llvm.riscv.vmfeq (IntrinsicsRISCV.td:1301)
|
|
riscv_vmfeq_mask, // llvm.riscv.vmfeq.mask (IntrinsicsRISCV.td:1302)
|
|
riscv_vmfge, // llvm.riscv.vmfge (IntrinsicsRISCV.td:1301)
|
|
riscv_vmfge_mask, // llvm.riscv.vmfge.mask (IntrinsicsRISCV.td:1302)
|
|
riscv_vmfgt, // llvm.riscv.vmfgt (IntrinsicsRISCV.td:1301)
|
|
riscv_vmfgt_mask, // llvm.riscv.vmfgt.mask (IntrinsicsRISCV.td:1302)
|
|
riscv_vmfle, // llvm.riscv.vmfle (IntrinsicsRISCV.td:1301)
|
|
riscv_vmfle_mask, // llvm.riscv.vmfle.mask (IntrinsicsRISCV.td:1302)
|
|
riscv_vmflt, // llvm.riscv.vmflt (IntrinsicsRISCV.td:1301)
|
|
riscv_vmflt_mask, // llvm.riscv.vmflt.mask (IntrinsicsRISCV.td:1302)
|
|
riscv_vmfne, // llvm.riscv.vmfne (IntrinsicsRISCV.td:1301)
|
|
riscv_vmfne_mask, // llvm.riscv.vmfne.mask (IntrinsicsRISCV.td:1302)
|
|
riscv_vmin, // llvm.riscv.vmin (IntrinsicsRISCV.td:1218)
|
|
riscv_vmin_mask, // llvm.riscv.vmin.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vminu, // llvm.riscv.vminu (IntrinsicsRISCV.td:1218)
|
|
riscv_vminu_mask, // llvm.riscv.vminu.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vmnand, // llvm.riscv.vmnand (IntrinsicsRISCV.td:1637)
|
|
riscv_vmnor, // llvm.riscv.vmnor (IntrinsicsRISCV.td:1641)
|
|
riscv_vmor, // llvm.riscv.vmor (IntrinsicsRISCV.td:1640)
|
|
riscv_vmorn, // llvm.riscv.vmorn (IntrinsicsRISCV.td:1642)
|
|
riscv_vmsbc, // llvm.riscv.vmsbc (IntrinsicsRISCV.td:1270)
|
|
riscv_vmsbc_borrow_in, // llvm.riscv.vmsbc.borrow.in (IntrinsicsRISCV.td:1267)
|
|
riscv_vmsbf, // llvm.riscv.vmsbf (IntrinsicsRISCV.td:1329)
|
|
riscv_vmsbf_mask, // llvm.riscv.vmsbf.mask (IntrinsicsRISCV.td:1330)
|
|
riscv_vmseq, // llvm.riscv.vmseq (IntrinsicsRISCV.td:1301)
|
|
riscv_vmseq_mask, // llvm.riscv.vmseq.mask (IntrinsicsRISCV.td:1302)
|
|
riscv_vmset, // llvm.riscv.vmset (IntrinsicsRISCV.td:1645)
|
|
riscv_vmsge, // llvm.riscv.vmsge (IntrinsicsRISCV.td:1301)
|
|
riscv_vmsge_mask, // llvm.riscv.vmsge.mask (IntrinsicsRISCV.td:1302)
|
|
riscv_vmsgeu, // llvm.riscv.vmsgeu (IntrinsicsRISCV.td:1301)
|
|
riscv_vmsgeu_mask, // llvm.riscv.vmsgeu.mask (IntrinsicsRISCV.td:1302)
|
|
riscv_vmsgt, // llvm.riscv.vmsgt (IntrinsicsRISCV.td:1301)
|
|
riscv_vmsgt_mask, // llvm.riscv.vmsgt.mask (IntrinsicsRISCV.td:1302)
|
|
riscv_vmsgtu, // llvm.riscv.vmsgtu (IntrinsicsRISCV.td:1301)
|
|
riscv_vmsgtu_mask, // llvm.riscv.vmsgtu.mask (IntrinsicsRISCV.td:1302)
|
|
riscv_vmsif, // llvm.riscv.vmsif (IntrinsicsRISCV.td:1329)
|
|
riscv_vmsif_mask, // llvm.riscv.vmsif.mask (IntrinsicsRISCV.td:1330)
|
|
riscv_vmsle, // llvm.riscv.vmsle (IntrinsicsRISCV.td:1301)
|
|
riscv_vmsle_mask, // llvm.riscv.vmsle.mask (IntrinsicsRISCV.td:1302)
|
|
riscv_vmsleu, // llvm.riscv.vmsleu (IntrinsicsRISCV.td:1301)
|
|
riscv_vmsleu_mask, // llvm.riscv.vmsleu.mask (IntrinsicsRISCV.td:1302)
|
|
riscv_vmslt, // llvm.riscv.vmslt (IntrinsicsRISCV.td:1301)
|
|
riscv_vmslt_mask, // llvm.riscv.vmslt.mask (IntrinsicsRISCV.td:1302)
|
|
riscv_vmsltu, // llvm.riscv.vmsltu (IntrinsicsRISCV.td:1301)
|
|
riscv_vmsltu_mask, // llvm.riscv.vmsltu.mask (IntrinsicsRISCV.td:1302)
|
|
riscv_vmsne, // llvm.riscv.vmsne (IntrinsicsRISCV.td:1301)
|
|
riscv_vmsne_mask, // llvm.riscv.vmsne.mask (IntrinsicsRISCV.td:1302)
|
|
riscv_vmsof, // llvm.riscv.vmsof (IntrinsicsRISCV.td:1329)
|
|
riscv_vmsof_mask, // llvm.riscv.vmsof.mask (IntrinsicsRISCV.td:1330)
|
|
riscv_vmul, // llvm.riscv.vmul (IntrinsicsRISCV.td:1218)
|
|
riscv_vmul_mask, // llvm.riscv.vmul.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vmulh, // llvm.riscv.vmulh (IntrinsicsRISCV.td:1218)
|
|
riscv_vmulh_mask, // llvm.riscv.vmulh.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vmulhsu, // llvm.riscv.vmulhsu (IntrinsicsRISCV.td:1218)
|
|
riscv_vmulhsu_mask, // llvm.riscv.vmulhsu.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vmulhu, // llvm.riscv.vmulhu (IntrinsicsRISCV.td:1218)
|
|
riscv_vmulhu_mask, // llvm.riscv.vmulhu.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vmv_s_x, // llvm.riscv.vmv.s.x (IntrinsicsRISCV.td:1517)
|
|
riscv_vmv_v_v, // llvm.riscv.vmv.v.v (IntrinsicsRISCV.td:1487)
|
|
riscv_vmv_v_x, // llvm.riscv.vmv.v.x (IntrinsicsRISCV.td:1496)
|
|
riscv_vmv_x_s, // llvm.riscv.vmv.x.s (IntrinsicsRISCV.td:1514)
|
|
riscv_vmxnor, // llvm.riscv.vmxnor (IntrinsicsRISCV.td:1643)
|
|
riscv_vmxor, // llvm.riscv.vmxor (IntrinsicsRISCV.td:1639)
|
|
riscv_vnclip, // llvm.riscv.vnclip (IntrinsicsRISCV.td:1285)
|
|
riscv_vnclip_mask, // llvm.riscv.vnclip.mask (IntrinsicsRISCV.td:1286)
|
|
riscv_vnclipu, // llvm.riscv.vnclipu (IntrinsicsRISCV.td:1285)
|
|
riscv_vnclipu_mask, // llvm.riscv.vnclipu.mask (IntrinsicsRISCV.td:1286)
|
|
riscv_vnmsac, // llvm.riscv.vnmsac (IntrinsicsRISCV.td:1293)
|
|
riscv_vnmsac_mask, // llvm.riscv.vnmsac.mask (IntrinsicsRISCV.td:1294)
|
|
riscv_vnmsub, // llvm.riscv.vnmsub (IntrinsicsRISCV.td:1293)
|
|
riscv_vnmsub_mask, // llvm.riscv.vnmsub.mask (IntrinsicsRISCV.td:1294)
|
|
riscv_vnsra, // llvm.riscv.vnsra (IntrinsicsRISCV.td:1260)
|
|
riscv_vnsra_mask, // llvm.riscv.vnsra.mask (IntrinsicsRISCV.td:1261)
|
|
riscv_vnsrl, // llvm.riscv.vnsrl (IntrinsicsRISCV.td:1260)
|
|
riscv_vnsrl_mask, // llvm.riscv.vnsrl.mask (IntrinsicsRISCV.td:1261)
|
|
riscv_vor, // llvm.riscv.vor (IntrinsicsRISCV.td:1218)
|
|
riscv_vor_mask, // llvm.riscv.vor.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vpaire, // llvm.riscv.vpaire (IntrinsicsRISCV.td:1226)
|
|
riscv_vpaire_mask, // llvm.riscv.vpaire.mask (IntrinsicsRISCV.td:1227)
|
|
riscv_vpairo, // llvm.riscv.vpairo (IntrinsicsRISCV.td:1226)
|
|
riscv_vpairo_mask, // llvm.riscv.vpairo.mask (IntrinsicsRISCV.td:1227)
|
|
riscv_vredand, // llvm.riscv.vredand (IntrinsicsRISCV.td:1317)
|
|
riscv_vredand_mask, // llvm.riscv.vredand.mask (IntrinsicsRISCV.td:1318)
|
|
riscv_vredmax, // llvm.riscv.vredmax (IntrinsicsRISCV.td:1317)
|
|
riscv_vredmax_mask, // llvm.riscv.vredmax.mask (IntrinsicsRISCV.td:1318)
|
|
riscv_vredmaxu, // llvm.riscv.vredmaxu (IntrinsicsRISCV.td:1317)
|
|
riscv_vredmaxu_mask, // llvm.riscv.vredmaxu.mask (IntrinsicsRISCV.td:1318)
|
|
riscv_vredmin, // llvm.riscv.vredmin (IntrinsicsRISCV.td:1317)
|
|
riscv_vredmin_mask, // llvm.riscv.vredmin.mask (IntrinsicsRISCV.td:1318)
|
|
riscv_vredminu, // llvm.riscv.vredminu (IntrinsicsRISCV.td:1317)
|
|
riscv_vredminu_mask, // llvm.riscv.vredminu.mask (IntrinsicsRISCV.td:1318)
|
|
riscv_vredor, // llvm.riscv.vredor (IntrinsicsRISCV.td:1317)
|
|
riscv_vredor_mask, // llvm.riscv.vredor.mask (IntrinsicsRISCV.td:1318)
|
|
riscv_vredsum, // llvm.riscv.vredsum (IntrinsicsRISCV.td:1317)
|
|
riscv_vredsum_mask, // llvm.riscv.vredsum.mask (IntrinsicsRISCV.td:1318)
|
|
riscv_vredxor, // llvm.riscv.vredxor (IntrinsicsRISCV.td:1317)
|
|
riscv_vredxor_mask, // llvm.riscv.vredxor.mask (IntrinsicsRISCV.td:1318)
|
|
riscv_vrem, // llvm.riscv.vrem (IntrinsicsRISCV.td:1218)
|
|
riscv_vrem_mask, // llvm.riscv.vrem.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vremu, // llvm.riscv.vremu (IntrinsicsRISCV.td:1218)
|
|
riscv_vremu_mask, // llvm.riscv.vremu.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vrev8, // llvm.riscv.vrev8 (IntrinsicsRISCV.td:1204)
|
|
riscv_vrev8_mask, // llvm.riscv.vrev8.mask (IntrinsicsRISCV.td:1205)
|
|
riscv_vrgather_vv, // llvm.riscv.vrgather.vv (IntrinsicsRISCV.td:1236)
|
|
riscv_vrgather_vv_mask, // llvm.riscv.vrgather.vv.mask (IntrinsicsRISCV.td:1237)
|
|
riscv_vrgather_vx, // llvm.riscv.vrgather.vx (IntrinsicsRISCV.td:1240)
|
|
riscv_vrgather_vx_mask, // llvm.riscv.vrgather.vx.mask (IntrinsicsRISCV.td:1241)
|
|
riscv_vrgatherei16_vv, // llvm.riscv.vrgatherei16.vv (IntrinsicsRISCV.td:1244)
|
|
riscv_vrgatherei16_vv_mask, // llvm.riscv.vrgatherei16.vv.mask (IntrinsicsRISCV.td:1245)
|
|
riscv_vrol, // llvm.riscv.vrol (IntrinsicsRISCV.td:1218)
|
|
riscv_vrol_mask, // llvm.riscv.vrol.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vror, // llvm.riscv.vror (IntrinsicsRISCV.td:1218)
|
|
riscv_vror_mask, // llvm.riscv.vror.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vrsub, // llvm.riscv.vrsub (IntrinsicsRISCV.td:1218)
|
|
riscv_vrsub_mask, // llvm.riscv.vrsub.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vsadd, // llvm.riscv.vsadd (IntrinsicsRISCV.td:1273)
|
|
riscv_vsadd_mask, // llvm.riscv.vsadd.mask (IntrinsicsRISCV.td:1274)
|
|
riscv_vsaddu, // llvm.riscv.vsaddu (IntrinsicsRISCV.td:1273)
|
|
riscv_vsaddu_mask, // llvm.riscv.vsaddu.mask (IntrinsicsRISCV.td:1274)
|
|
riscv_vsbc, // llvm.riscv.vsbc (IntrinsicsRISCV.td:1264)
|
|
riscv_vse, // llvm.riscv.vse (IntrinsicsRISCV.td:1191)
|
|
riscv_vse_mask, // llvm.riscv.vse.mask (IntrinsicsRISCV.td:1192)
|
|
riscv_vsetvli, // llvm.riscv.vsetvli (IntrinsicsRISCV.td:133)
|
|
riscv_vsetvlimax, // llvm.riscv.vsetvlimax (IntrinsicsRISCV.td:140)
|
|
riscv_vsext, // llvm.riscv.vsext (IntrinsicsRISCV.td:1212)
|
|
riscv_vsext_mask, // llvm.riscv.vsext.mask (IntrinsicsRISCV.td:1213)
|
|
riscv_vsha2ch, // llvm.riscv.vsha2ch (IntrinsicsRISCV.td:1920)
|
|
riscv_vsha2cl, // llvm.riscv.vsha2cl (IntrinsicsRISCV.td:1921)
|
|
riscv_vsha2ms, // llvm.riscv.vsha2ms (IntrinsicsRISCV.td:1922)
|
|
riscv_vslide1down, // llvm.riscv.vslide1down (IntrinsicsRISCV.td:1218)
|
|
riscv_vslide1down_mask, // llvm.riscv.vslide1down.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vslide1up, // llvm.riscv.vslide1up (IntrinsicsRISCV.td:1218)
|
|
riscv_vslide1up_mask, // llvm.riscv.vslide1up.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vslidedown, // llvm.riscv.vslidedown (IntrinsicsRISCV.td:1289)
|
|
riscv_vslidedown_mask, // llvm.riscv.vslidedown.mask (IntrinsicsRISCV.td:1290)
|
|
riscv_vslideup, // llvm.riscv.vslideup (IntrinsicsRISCV.td:1289)
|
|
riscv_vslideup_mask, // llvm.riscv.vslideup.mask (IntrinsicsRISCV.td:1290)
|
|
riscv_vsll, // llvm.riscv.vsll (IntrinsicsRISCV.td:1232)
|
|
riscv_vsll_mask, // llvm.riscv.vsll.mask (IntrinsicsRISCV.td:1233)
|
|
riscv_vsm, // llvm.riscv.vsm (IntrinsicsRISCV.td:1391)
|
|
riscv_vsm3c, // llvm.riscv.vsm3c (IntrinsicsRISCV.td:1929)
|
|
riscv_vsm3me, // llvm.riscv.vsm3me (IntrinsicsRISCV.td:1930)
|
|
riscv_vsm4k, // llvm.riscv.vsm4k (IntrinsicsRISCV.td:1925)
|
|
riscv_vsm4r_vs, // llvm.riscv.vsm4r.vs (IntrinsicsRISCV.td:321)
|
|
riscv_vsm4r_vv, // llvm.riscv.vsm4r.vv (IntrinsicsRISCV.td:318)
|
|
riscv_vsmul, // llvm.riscv.vsmul (IntrinsicsRISCV.td:1277)
|
|
riscv_vsmul_mask, // llvm.riscv.vsmul.mask (IntrinsicsRISCV.td:1278)
|
|
riscv_vsoxei, // llvm.riscv.vsoxei (IntrinsicsRISCV.td:1200)
|
|
riscv_vsoxei_mask, // llvm.riscv.vsoxei.mask (IntrinsicsRISCV.td:1201)
|
|
riscv_vsoxseg2, // llvm.riscv.vsoxseg2 (IntrinsicsRISCV.td:1365)
|
|
riscv_vsoxseg2_mask, // llvm.riscv.vsoxseg2.mask (IntrinsicsRISCV.td:1366)
|
|
riscv_vsoxseg3, // llvm.riscv.vsoxseg3 (IntrinsicsRISCV.td:1365)
|
|
riscv_vsoxseg3_mask, // llvm.riscv.vsoxseg3.mask (IntrinsicsRISCV.td:1366)
|
|
riscv_vsoxseg4, // llvm.riscv.vsoxseg4 (IntrinsicsRISCV.td:1365)
|
|
riscv_vsoxseg4_mask, // llvm.riscv.vsoxseg4.mask (IntrinsicsRISCV.td:1366)
|
|
riscv_vsoxseg5, // llvm.riscv.vsoxseg5 (IntrinsicsRISCV.td:1365)
|
|
riscv_vsoxseg5_mask, // llvm.riscv.vsoxseg5.mask (IntrinsicsRISCV.td:1366)
|
|
riscv_vsoxseg6, // llvm.riscv.vsoxseg6 (IntrinsicsRISCV.td:1365)
|
|
riscv_vsoxseg6_mask, // llvm.riscv.vsoxseg6.mask (IntrinsicsRISCV.td:1366)
|
|
riscv_vsoxseg7, // llvm.riscv.vsoxseg7 (IntrinsicsRISCV.td:1365)
|
|
riscv_vsoxseg7_mask, // llvm.riscv.vsoxseg7.mask (IntrinsicsRISCV.td:1366)
|
|
riscv_vsoxseg8, // llvm.riscv.vsoxseg8 (IntrinsicsRISCV.td:1365)
|
|
riscv_vsoxseg8_mask, // llvm.riscv.vsoxseg8.mask (IntrinsicsRISCV.td:1366)
|
|
riscv_vsra, // llvm.riscv.vsra (IntrinsicsRISCV.td:1232)
|
|
riscv_vsra_mask, // llvm.riscv.vsra.mask (IntrinsicsRISCV.td:1233)
|
|
riscv_vsrl, // llvm.riscv.vsrl (IntrinsicsRISCV.td:1232)
|
|
riscv_vsrl_mask, // llvm.riscv.vsrl.mask (IntrinsicsRISCV.td:1233)
|
|
riscv_vsse, // llvm.riscv.vsse (IntrinsicsRISCV.td:1195)
|
|
riscv_vsse_mask, // llvm.riscv.vsse.mask (IntrinsicsRISCV.td:1196)
|
|
riscv_vsseg2, // llvm.riscv.vsseg2 (IntrinsicsRISCV.td:1357)
|
|
riscv_vsseg2_mask, // llvm.riscv.vsseg2.mask (IntrinsicsRISCV.td:1358)
|
|
riscv_vsseg3, // llvm.riscv.vsseg3 (IntrinsicsRISCV.td:1357)
|
|
riscv_vsseg3_mask, // llvm.riscv.vsseg3.mask (IntrinsicsRISCV.td:1358)
|
|
riscv_vsseg4, // llvm.riscv.vsseg4 (IntrinsicsRISCV.td:1357)
|
|
riscv_vsseg4_mask, // llvm.riscv.vsseg4.mask (IntrinsicsRISCV.td:1358)
|
|
riscv_vsseg5, // llvm.riscv.vsseg5 (IntrinsicsRISCV.td:1357)
|
|
riscv_vsseg5_mask, // llvm.riscv.vsseg5.mask (IntrinsicsRISCV.td:1358)
|
|
riscv_vsseg6, // llvm.riscv.vsseg6 (IntrinsicsRISCV.td:1357)
|
|
riscv_vsseg6_mask, // llvm.riscv.vsseg6.mask (IntrinsicsRISCV.td:1358)
|
|
riscv_vsseg7, // llvm.riscv.vsseg7 (IntrinsicsRISCV.td:1357)
|
|
riscv_vsseg7_mask, // llvm.riscv.vsseg7.mask (IntrinsicsRISCV.td:1358)
|
|
riscv_vsseg8, // llvm.riscv.vsseg8 (IntrinsicsRISCV.td:1357)
|
|
riscv_vsseg8_mask, // llvm.riscv.vsseg8.mask (IntrinsicsRISCV.td:1358)
|
|
riscv_vssra, // llvm.riscv.vssra (IntrinsicsRISCV.td:1281)
|
|
riscv_vssra_mask, // llvm.riscv.vssra.mask (IntrinsicsRISCV.td:1282)
|
|
riscv_vssrl, // llvm.riscv.vssrl (IntrinsicsRISCV.td:1281)
|
|
riscv_vssrl_mask, // llvm.riscv.vssrl.mask (IntrinsicsRISCV.td:1282)
|
|
riscv_vssseg2, // llvm.riscv.vssseg2 (IntrinsicsRISCV.td:1361)
|
|
riscv_vssseg2_mask, // llvm.riscv.vssseg2.mask (IntrinsicsRISCV.td:1362)
|
|
riscv_vssseg3, // llvm.riscv.vssseg3 (IntrinsicsRISCV.td:1361)
|
|
riscv_vssseg3_mask, // llvm.riscv.vssseg3.mask (IntrinsicsRISCV.td:1362)
|
|
riscv_vssseg4, // llvm.riscv.vssseg4 (IntrinsicsRISCV.td:1361)
|
|
riscv_vssseg4_mask, // llvm.riscv.vssseg4.mask (IntrinsicsRISCV.td:1362)
|
|
riscv_vssseg5, // llvm.riscv.vssseg5 (IntrinsicsRISCV.td:1361)
|
|
riscv_vssseg5_mask, // llvm.riscv.vssseg5.mask (IntrinsicsRISCV.td:1362)
|
|
riscv_vssseg6, // llvm.riscv.vssseg6 (IntrinsicsRISCV.td:1361)
|
|
riscv_vssseg6_mask, // llvm.riscv.vssseg6.mask (IntrinsicsRISCV.td:1362)
|
|
riscv_vssseg7, // llvm.riscv.vssseg7 (IntrinsicsRISCV.td:1361)
|
|
riscv_vssseg7_mask, // llvm.riscv.vssseg7.mask (IntrinsicsRISCV.td:1362)
|
|
riscv_vssseg8, // llvm.riscv.vssseg8 (IntrinsicsRISCV.td:1361)
|
|
riscv_vssseg8_mask, // llvm.riscv.vssseg8.mask (IntrinsicsRISCV.td:1362)
|
|
riscv_vssub, // llvm.riscv.vssub (IntrinsicsRISCV.td:1273)
|
|
riscv_vssub_mask, // llvm.riscv.vssub.mask (IntrinsicsRISCV.td:1274)
|
|
riscv_vssubu, // llvm.riscv.vssubu (IntrinsicsRISCV.td:1273)
|
|
riscv_vssubu_mask, // llvm.riscv.vssubu.mask (IntrinsicsRISCV.td:1274)
|
|
riscv_vsub, // llvm.riscv.vsub (IntrinsicsRISCV.td:1218)
|
|
riscv_vsub_mask, // llvm.riscv.vsub.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vsuxei, // llvm.riscv.vsuxei (IntrinsicsRISCV.td:1200)
|
|
riscv_vsuxei_mask, // llvm.riscv.vsuxei.mask (IntrinsicsRISCV.td:1201)
|
|
riscv_vsuxseg2, // llvm.riscv.vsuxseg2 (IntrinsicsRISCV.td:1365)
|
|
riscv_vsuxseg2_mask, // llvm.riscv.vsuxseg2.mask (IntrinsicsRISCV.td:1366)
|
|
riscv_vsuxseg3, // llvm.riscv.vsuxseg3 (IntrinsicsRISCV.td:1365)
|
|
riscv_vsuxseg3_mask, // llvm.riscv.vsuxseg3.mask (IntrinsicsRISCV.td:1366)
|
|
riscv_vsuxseg4, // llvm.riscv.vsuxseg4 (IntrinsicsRISCV.td:1365)
|
|
riscv_vsuxseg4_mask, // llvm.riscv.vsuxseg4.mask (IntrinsicsRISCV.td:1366)
|
|
riscv_vsuxseg5, // llvm.riscv.vsuxseg5 (IntrinsicsRISCV.td:1365)
|
|
riscv_vsuxseg5_mask, // llvm.riscv.vsuxseg5.mask (IntrinsicsRISCV.td:1366)
|
|
riscv_vsuxseg6, // llvm.riscv.vsuxseg6 (IntrinsicsRISCV.td:1365)
|
|
riscv_vsuxseg6_mask, // llvm.riscv.vsuxseg6.mask (IntrinsicsRISCV.td:1366)
|
|
riscv_vsuxseg7, // llvm.riscv.vsuxseg7 (IntrinsicsRISCV.td:1365)
|
|
riscv_vsuxseg7_mask, // llvm.riscv.vsuxseg7.mask (IntrinsicsRISCV.td:1366)
|
|
riscv_vsuxseg8, // llvm.riscv.vsuxseg8 (IntrinsicsRISCV.td:1365)
|
|
riscv_vsuxseg8_mask, // llvm.riscv.vsuxseg8.mask (IntrinsicsRISCV.td:1366)
|
|
riscv_vunzipe, // llvm.riscv.vunzipe (IntrinsicsRISCV.td:1970)
|
|
riscv_vunzipe_mask, // llvm.riscv.vunzipe.mask (IntrinsicsRISCV.td:1979)
|
|
riscv_vunzipo, // llvm.riscv.vunzipo (IntrinsicsRISCV.td:1970)
|
|
riscv_vunzipo_mask, // llvm.riscv.vunzipo.mask (IntrinsicsRISCV.td:1979)
|
|
riscv_vwabda, // llvm.riscv.vwabda (IntrinsicsRISCV.td:1309)
|
|
riscv_vwabda_mask, // llvm.riscv.vwabda.mask (IntrinsicsRISCV.td:1310)
|
|
riscv_vwabdau, // llvm.riscv.vwabdau (IntrinsicsRISCV.td:1309)
|
|
riscv_vwabdau_mask, // llvm.riscv.vwabdau.mask (IntrinsicsRISCV.td:1310)
|
|
riscv_vwadd, // llvm.riscv.vwadd (IntrinsicsRISCV.td:1250)
|
|
riscv_vwadd_mask, // llvm.riscv.vwadd.mask (IntrinsicsRISCV.td:1251)
|
|
riscv_vwadd_w, // llvm.riscv.vwadd.w (IntrinsicsRISCV.td:1218)
|
|
riscv_vwadd_w_mask, // llvm.riscv.vwadd.w.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vwaddu, // llvm.riscv.vwaddu (IntrinsicsRISCV.td:1250)
|
|
riscv_vwaddu_mask, // llvm.riscv.vwaddu.mask (IntrinsicsRISCV.td:1251)
|
|
riscv_vwaddu_w, // llvm.riscv.vwaddu.w (IntrinsicsRISCV.td:1218)
|
|
riscv_vwaddu_w_mask, // llvm.riscv.vwaddu.w.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vwmacc, // llvm.riscv.vwmacc (IntrinsicsRISCV.td:1309)
|
|
riscv_vwmacc_mask, // llvm.riscv.vwmacc.mask (IntrinsicsRISCV.td:1310)
|
|
riscv_vwmaccsu, // llvm.riscv.vwmaccsu (IntrinsicsRISCV.td:1309)
|
|
riscv_vwmaccsu_mask, // llvm.riscv.vwmaccsu.mask (IntrinsicsRISCV.td:1310)
|
|
riscv_vwmaccu, // llvm.riscv.vwmaccu (IntrinsicsRISCV.td:1309)
|
|
riscv_vwmaccu_mask, // llvm.riscv.vwmaccu.mask (IntrinsicsRISCV.td:1310)
|
|
riscv_vwmaccus, // llvm.riscv.vwmaccus (IntrinsicsRISCV.td:1309)
|
|
riscv_vwmaccus_mask, // llvm.riscv.vwmaccus.mask (IntrinsicsRISCV.td:1310)
|
|
riscv_vwmul, // llvm.riscv.vwmul (IntrinsicsRISCV.td:1250)
|
|
riscv_vwmul_mask, // llvm.riscv.vwmul.mask (IntrinsicsRISCV.td:1251)
|
|
riscv_vwmulsu, // llvm.riscv.vwmulsu (IntrinsicsRISCV.td:1250)
|
|
riscv_vwmulsu_mask, // llvm.riscv.vwmulsu.mask (IntrinsicsRISCV.td:1251)
|
|
riscv_vwmulu, // llvm.riscv.vwmulu (IntrinsicsRISCV.td:1250)
|
|
riscv_vwmulu_mask, // llvm.riscv.vwmulu.mask (IntrinsicsRISCV.td:1251)
|
|
riscv_vwredsum, // llvm.riscv.vwredsum (IntrinsicsRISCV.td:1317)
|
|
riscv_vwredsum_mask, // llvm.riscv.vwredsum.mask (IntrinsicsRISCV.td:1318)
|
|
riscv_vwredsumu, // llvm.riscv.vwredsumu (IntrinsicsRISCV.td:1317)
|
|
riscv_vwredsumu_mask, // llvm.riscv.vwredsumu.mask (IntrinsicsRISCV.td:1318)
|
|
riscv_vwsll, // llvm.riscv.vwsll (IntrinsicsRISCV.td:1250)
|
|
riscv_vwsll_mask, // llvm.riscv.vwsll.mask (IntrinsicsRISCV.td:1251)
|
|
riscv_vwsub, // llvm.riscv.vwsub (IntrinsicsRISCV.td:1250)
|
|
riscv_vwsub_mask, // llvm.riscv.vwsub.mask (IntrinsicsRISCV.td:1251)
|
|
riscv_vwsub_w, // llvm.riscv.vwsub.w (IntrinsicsRISCV.td:1218)
|
|
riscv_vwsub_w_mask, // llvm.riscv.vwsub.w.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vwsubu, // llvm.riscv.vwsubu (IntrinsicsRISCV.td:1250)
|
|
riscv_vwsubu_mask, // llvm.riscv.vwsubu.mask (IntrinsicsRISCV.td:1251)
|
|
riscv_vwsubu_w, // llvm.riscv.vwsubu.w (IntrinsicsRISCV.td:1218)
|
|
riscv_vwsubu_w_mask, // llvm.riscv.vwsubu.w.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vxor, // llvm.riscv.vxor (IntrinsicsRISCV.td:1218)
|
|
riscv_vxor_mask, // llvm.riscv.vxor.mask (IntrinsicsRISCV.td:1219)
|
|
riscv_vzext, // llvm.riscv.vzext (IntrinsicsRISCV.td:1212)
|
|
riscv_vzext_mask, // llvm.riscv.vzext.mask (IntrinsicsRISCV.td:1213)
|
|
riscv_vzip, // llvm.riscv.vzip (IntrinsicsRISCV.td:1948)
|
|
riscv_vzip_mask, // llvm.riscv.vzip.mask (IntrinsicsRISCV.td:1957)
|
|
riscv_xperm4, // llvm.riscv.xperm4 (IntrinsicsRISCV.td:92)
|
|
riscv_xperm8, // llvm.riscv.xperm8 (IntrinsicsRISCV.td:93)
|
|
riscv_zip, // llvm.riscv.zip (IntrinsicsRISCV.td:88)
|
|
}; // enum
|
|
|
|
} // namespace llvm::Intrinsic
|
|
|
|
#endif // LLVM_IR_INTRINSIC_RISCV_ENUMS_H
|
|
|