# Donanım mimarisi

## Ana dosyalar

- `board.kicad_sch`: güncel hiyerarşik KiCad 10 şeması.
- `board.kicad_pcb`: güncel, placed fakat unrouted PCB.
- `board.kicad_pro`: net-class, diff-pair ve proje ayarları.
- `board.kicad_dru`: üreticiye ve kontrollü empedansa özgü DRC kuralları.
- `board.kicad_sym` ve `board.pretty/`: projeye özel sembol ve footprintler.

`board_prerouted`, `board_plane_stitched` ve eski `board_power_routed` dosyaları
ara çalışma ürünleridir. Güncel reset/netlist revizyonundan önce oluşturulmuş
routing dosyaları yeni tasarım için kaynak kabul edilmez.

## Güç mimarisi

1. USB-C VBUS veya harici 5 V koruma ve power-path devresinden sonra `SYS5`
   rayını oluşturur.
2. TPS6287B15, FPGA core/VCCA/VDD_SOC için 0.95 V üretir.
3. `CORE_PG`, LM3880 sıralayıcıyı başlatır.
4. LM3880 önce TPS62867 1.8 V rayını, ardından TPS62867 3.3 V rayını etkinleştirir.
5. 3.3 V üzerinden MAX2771 ve ilgili FPGA bankları için ayrı düşük gürültülü
   3.0 V LDO'lar beslenir.
6. TPS3808, `VCC3V0_DIG` rayını izler ve geçerli olduktan sonra 20 ms gecikmeyle
   power-good verir.
7. Core PG, 1.8 V PG, 3.3 V PG, TPS3808 sonucu ve LM3880 FLAG3,
   `ALL_FPGA_POWER_OK` mantığında birlikte doğrulanır.

FPGA besleme rayları:

| Ray | Görev |
|---|---|
| `VCC0V95` | FPGA core, VCCA ve SoC çekirdeği |
| `VCC1V8` | VCCAUX, konfigürasyon/flash ve 1.8 V HSIO bankları |
| `VCC3V3` | 3.3 V FPGA I/O bankları ve çevre birimleri |
| `VCC3V0_DIG` | MAX2771 dijital ve ilgili 3.0 V FPGA bankı |
| `VCC3V0_RF` | MAX2771 analog RF beslemesi |
| `VCC3V0_CLK` | Düşük gürültülü saat beslemesi |
| `VCC3V3_AUX` | Her zaman açık supervisor ve USB debug mantığı |

## Reset mimarisi

`FPGA_CRESET_N`, 1.8 V'a pull-up edilen aktif-düşük konfigürasyon resetidir.
Aşağıdaki üç bağımsız SN74LVC1G07 açık-drenç yolu bu hattı yalnızca aşağı
çekebilir:

- FT4232H interface 1 `BDBUS4` yazılım reset isteği.
- `ALL_FPGA_POWER_OK` geçersiz olduğunda power-fault reseti.
- Filtrelenmiş kart üstü buton veya `J4 EXT RESET_N` harici reset isteği.

`J4` harici kaynağı aktif-düşük open-drain/contact-closure kullanımına göre
tasarlanmıştır. Harici pine gerilim uygulanmamalı; pin GND'ye çekilmelidir.

## JTAG ve USB debug

| FT4232H arayüzü | Görev | Sinyaller |
|---|---|---|
| Interface 0 / A | RISC-V JTAG | ADBUS0..3 |
| Interface 1 / B | FPGA hard JTAG | BDBUS0..3 |
| Interface 1 / BDBUS4 | FPGA reset | Aktif-düşük reset isteği |
| Interface 2 / C | UART0 | TX/RX |
| Interface 3 / D | UART1 ve debug GPIO | TX/RX/DBG |

FTDI her zaman açık yardımcı raydan beslenir. FPGA'ya doğru sürülen sinyaller
FPGA 3.3 V rayından beslenen Ioff özellikli bufferlardan geçer. Bu bufferların
enable girişi yalnızca `ALL_FPGA_POWER_OK` geçerliyken açılır; kapalı FPGA I/O
pinlerinin debug arayüzü üzerinden back-power edilmesi engellenir.

Hard JTAG TCK/TMS/TDI/TDO ve RISC-V JTAG sinyallerinde 10 kohm idle pull-up,
seri hatlarda 33 ohm kaynak sönümleme dirençleri bulunur. Ayrı ARM/JTAG headerı
yoktur.

## PMOD ve FPGA pin politikası

- `JPMOD1`, `JPMOD2`: Digilent 2x6, 3.3 V.
- `JPMOD3`, `JPMOD4`: Digilent 2x6, 1.8 V.
- Her PMOD'da 8 GPIO, 2 GND ve 2 besleme pini vardır.
- Konfigürasyon, PLL feedback, özel clock ve kartta kullanılan MAX2771/IMU
  pinleri PMOD tahsisine dahil edilmez.
- Kesin ball/net eşlemesi `../docs/ti375_pinout.csv` dosyasındadır.

## RF ve yüksek hızlı routing kuralları

- RF katı üst katmanda, JLC08161H-3313 stackup için 0.164 mm genişlik ve
  0.200 mm coplanar GND aralığıyla 50 ohm CPWG olarak tasarlanır.
- SMA, ESD, bias-tee, SAW ve MAX2771 MIXIN_HI arasındaki RF güzergâhında dijital
  route veya via kullanılmaz.
- USB2 diferansiyel çift 0.135 mm hat ve 0.150 mm coupled gap kuralındadır.
- RF ve USB geometrisi `scripts/finalize_routing.py` tarafından deterministik
  olarak kurulur; Freerouter çıktısındaki kritik hatlar kullanılmaz.
- L2 ve L7 kesintisiz GND referans katmanlarıdır. L4 bölünmüş DC güç katmanıdır.

## Üretime çıkış şartı

Bu revizyonda placement kontrolleri geçmiştir fakat `board.kicad_pcb` üzerinde
track yoktur. Üretim öncesinde routing akışı tamamlanmalı; zone'lar doldurulmalı;
ERC, DRC, schematic parity, Gerber ve drill incelemesi tekrar yapılmalıdır.