# Güç ağacı, sıralama ve reset

## Giriş yolu

```text
USB-C VBUS -> U7 TPS259470A (2.69 A typ) -> USB5_PROT --+
                                                          +-> U9 TPS2121 -> SYS5
EXT_5V ----> U8 TPS259470A (4.04 A typ) -> EXT5_PROT --+
```

Her iki eFuse yaklaşık 4.0 V UV ve 5.8 V OV eşiğine, kontrollü output slew'a,
fault test noktasına ve true reverse-current blocking'e sahiptir. U9 4.5 A
limitli power mux'tur; yakın geçerli girişlerde harici 5 V yolu önceliklidir.

USB yolunda TUSB320 CC ilanı U10 tarafından decode edilir. `MAIN_EN`, yalnızca
USB kaynağı 3 A ilan ettiğinde veya harici giriş gerçekten U9 tarafından
seçildiğinde yükselir. `VCC3V3_AUX` ise U12 üzerinden SYS5 var olduğu sürece
supervisor/debug mantığını besler.

## Ray üretimi

| Sıra | Ray | Regülatör | Nominal kapasite | Yükler |
|---:|---|---|---:|---|
| 0 | `VCC3V3_AUX` | U12 TPS7A2033 | 300 mA | TUSB320, FT4232H I/O/regülatör, EEPROM, supervisor ve reset mantığı |
| 1 | `VCC0V95` | U13 TPS6287B15 | 15 A sınıfı | Ti375 VCC/VCCA/VDD_SOC |
| 2 | `VCC1V8` | U14 TPS62867 | 6 A sınıfı | Ti375 VCCAUX/config/HSIO, QSPI, iki 1.8 V PMOD |
| 3 | `VCC3V3` | U15 TPS62867 | 6 A sınıfı | Ti375 HVIO, SCH16T, FTDI izolasyon bufferları, iki 3.3 V PMOD |
| 4 | `VCC3V0_RF` | U17 TPS7A2030 | 300 mA | MAX2771 RF/PLL/IF/VCO |
| 4 | `VCC3V0_DIG` | U18 TPS7A2030 | 300 mA | MAX2771 digital/ADC, Ti375 BR0/TR0 VCCIO |
| 4 | `VCC3V0_CLK` | U19 TPS7A2030 | 300 mA | 16.368 MHz ve 40 MHz osilatörler |
| bağımsız | `VCC3V3_ANT` | U20 TPS7A2033 | 300 mA | J5 3.3 V aktif anten seçeneği; U27 çıkışı 100 mA ile sınırlar |

Bu tablo regulator sınıfını gösterir. Toplam çıkış gücü `SYS5` giriş gücünü,
eFuse/mux limitini ve termal sınırı aşamaz.

## FPGA açılış sırası

1. `MAIN_EN`, U13 core buck'ı etkinleştirir.
2. 0.95 V regülasyona girince U13 `CORE_PG` yükselir.
3. `CORE_PG`, U16 LM3880'i başlatır.
4. `SEQ_FLAG1` U14'ü açar; `VCC1V8` oluşur ve U14 `PG_1V8` verir.
5. `SEQ_FLAG2` U15'i açar; `VCC3V3` oluşur ve U15 `PG_3V3` verir.
6. 3.3 V LDO'ları açarak üç 3.0 V rayını oluşturur.
7. U28 `VCC3V0_DIG > 2.79 V` gördükten sonra CT açık seçimiyle yaklaşık
   20 ms bekler ve `FPGA_POWER_OK_N` bırakılır.
8. U34 aşağıdaki mantığı üretir:

```text
ALL_FPGA_POWER_OK = CORE_PG
                  AND PG_1V8
                  AND PG_3V3
                  AND FPGA_POWER_OK_N
                  AND SEQ_FLAG3
```

9. Sonuç doğru olunca U32 CRESET_N'i bırakır ve Q1 U29/U30 buffer OE'yi açar.

## Reset kaynakları

| Kaynak | Koşul | CRESET yolu |
|---|---|---|
| Power valid | `ALL_FPGA_POWER_OK=0` | U32 açık-drenç çıkış low |
| FTDI | BDBUS4 low | U31 açık-drenç çıkış low |
| Kart butonu | SW1 basılı | U33 açık-drenç çıkış low |
| Harici | J4 pin 1 GND'ye çekilir | 1k/4.7nF filtre, U33 açık-drenç output low |

CRESET_N üzerinde tek pull-up R35=10 kohm ile `VCC1V8`'adır. Hiçbir reset
sürücüsü high sürmez; dolayısıyla farklı power domain çıkışları çatışmaz.
Harici reset pini dry-contact/open-drain girişidir, harici bir gerilim kaynağı
değildir.

## Kapanış davranışı

Bir izlenen ray bozulduğunda ilgili PG düşer, U34 sonucu hemen düşük olur,
CRESET_N çekilir ve FTDI'nin FPGA'ya doğru sürücüleri high-Z yapılır. Bu yapı
yalnızca boot sırası için değil brown-out/back-power koruması için de kullanılır.
LM3880 power-down sırasında FLAG3→FLAG2→FLAG1 ters sırasını uygular.

## Ölçüm sırası

İlk enerjilemede akım limitli laboratuvar kaynağı kullanılmalı ve şu sıra
osiloskopla doğrulanmalıdır:

1. TP6 `SYS5` ve TP7 `VCC3V3_AUX`.
2. TP8 `VCC0V95`.
3. TP9 `VCC1V8`.
4. TP10 `VCC3V3`.
5. TP12 `VCC3V0_DIG`.
6. TP13 `FPGA_CRESET_N` ve TP14 `FPGA_CDONE`.

TP13, son rail valid olduktan yaklaşık 20 ms sonra yükselmelidir. Boot
tamamlandığında TP14 yükselmelidir. Gerçek inrush ve steady-state akımları
ölçülmeden PMOD veya aktif anten yükü bağlanmamalıdır.