Files
pcb/docs/FPGA_PINOUT.md

4.6 KiB
Raw Permalink Blame History

Ti375 FPGA pin seçimi

Kesin ve makine tarafından doğrulanan kaynak ti375_pinout.csv dosyasıdır. Bu özet HDL tarafında kullanılacak sinyal adlarını, C529 ball'larını ve bank gerilimlerini okunabilir biçimde gösterir.

Sabit fonksiyonlar

Sinyal Ball Bank Gerilim Yön Bağlantı
HARD_TCK G10 BR3/BR4 3.3 V input FT4232H BDBUS0
HARD_TMS G12 BR3/BR4 3.3 V input FT4232H BDBUS3
HARD_TDI G9 BR3/BR4 3.3 V input FT4232H BDBUS1
HARD_TDO G13 BR3/BR4 3.3 V output FT4232H BDBUS2
FPGA_CRESET_N F9 4A/4B 1.8 V input Power/FTDI/external reset fan-in
FPGA_CDONE F8 4A/4B 1.8 V output TP14 ve 10k pull-up
QSPI_CS_N A7 4A/4B 1.8 V output Flash CS_N
QSPI_IO3 B7 4A/4B 1.8 V bidirectional Flash IO3/HOLD_N
QSPI_IO2 G5 4A/4B 1.8 V bidirectional Flash IO2/WP_N
QSPI_SCLK G6 4A/4B 1.8 V output Flash CCK
QSPI_IO0 H4 4A/4B 1.8 V bidirectional Flash IO0
QSPI_IO1 H5 4A/4B 1.8 V bidirectional Flash IO1
FPGA_TEST_N J2 4C 1.8 V input 10k pull-up
FPGA_CSI J5 4A/4B 1.8 V input 10k pull-up

MAX2771

Sinyal Ball Bank Gerilim Yön
MAX_CLKOUT B11 BR0 3.0 V input
MAX_I0 D10 BR0 3.0 V input
MAX_I1 D11 BR0 3.0 V input
MAX_Q0 E10 BR0 3.0 V input
MAX_Q1 E11 BR0 3.0 V input
MAX_LD F11 BR0 3.0 V input
MAX_SCLK F16 TR0 3.0 V output
MAX_CSN F17 TR0 3.0 V output
MAX_SDATA G16 TR0 3.0 V bidirectional
MAX_SHDN G17 TR0 3.0 V output

SCH16T-K01

Sinyal Ball Bank Gerilim Yön
IMU_SCK A8 BR3/BR4 3.3 V output
IMU_MOSI A9 BR3/BR4 3.3 V output
IMU_MISO B9 BR3/BR4 3.3 V input
IMU_CS B10 BR3/BR4 3.3 V output
IMU_DRY_SYNC A11 TR1 3.3 V bidirectional
IMU_EXTRESN C10 BR3/BR4 3.3 V output

Saat ve USB debug

Sinyal Ball Gerilim Yön İşlev
CLK_40M_FPGA U17 3.3 V input Clock-capable sistem/ADC saati
RISCV_TCK F12 3.3 V input FTDI interface A
RISCV_TDI V19 3.3 V input FTDI interface A
RISCV_TMS P18 3.3 V input FTDI interface A
RISCV_TDO T18 3.3 V output FTDI interface A
UART0_RX P17 3.3 V input FTDI channel C TX
UART0_TX R17 3.3 V output FTDI channel C RX
UART1_RX R18 3.3 V input FTDI channel D TX
UART1_TX T19 3.3 V output FTDI channel D RX
FTDI_DBG_GPIO U19 3.3 V bidirectional FTDI channel D debug

3.3 V PMOD pinleri

PMOD Pin FPGA ball Bank
JPMOD1 1 U6 BL2/BL3
JPMOD1 2 V4 BL2/BL3
JPMOD1 3 A13 TR1
JPMOD1 4 C9 BR3/BR4
JPMOD1 7 C12 TR1
JPMOD1 8 C13 TR1
JPMOD1 9 C14 TR1
JPMOD1 10 D12 TR1
JPMOD2 1 V20 TL1/TL5
JPMOD2 2 D13 TR2
JPMOD2 3 E13 TR2
JPMOD2 4 E14 TR2
JPMOD2 7 E16 TR2
JPMOD2 8 F13 TR2
JPMOD2 9 E15 TR2
JPMOD2 10 F14 TR2

1.8 V PMOD pinleri

1.8 V konnektörler Ti375 2E HSIO bankındaki düz diferansiyel çiftleri kullanır. Bu pinlerde config, PLL input/feedback veya dedicated clock görevi seçilmemiştir. Konnektör tek uçlu GPIO olarak kullanılabilir; kullanıcı HDL'i I/O standardını 1.8 V seçmelidir.

PMOD Pin FPGA ball HSIO çifti
JPMOD3 1 C20 51 P
JPMOD3 2 B20 51 N
JPMOD3 3 C17 52 P
JPMOD3 4 B17 52 N
JPMOD3 7 A16 53 P
JPMOD3 8 A17 53 N
JPMOD3 9 C19 54 P
JPMOD3 10 B19 54 N
JPMOD4 1 B14 55 P
JPMOD4 2 A14 55 N
JPMOD4 3 J18 56 P
JPMOD4 4 H18 56 N
JPMOD4 7 A18 57 P
JPMOD4 8 A19 57 N
JPMOD4 9 D16 58 P
JPMOD4 10 D17 58 N

Her Digilent 2x6 konnektörde pin 5/11 GND, pin 6/12 ilgili beslemedir. Konnektörler 5 V toleranslı değildir.

Neden diğer GPIO'lar dışarı çıkarılmadı?

C529 paketindeki ball sayısı kullanıcı GPIO sayısı değildir. Paket; çok sayıda GND, core/AUX/VCCIO beslemesi, reference resistor, konfigürasyon, JTAG ve özel işlev ball'ı içerir. Tasarım yalnızca 32 PMOD GPIO'yu dışarı çıkarır. Geri kalan fabric GPIO'ların kullanıldı/boş durumu unused_gpio_inventory.csv dosyasında tek tek bulunur.