onur/pcb
1
0
Fork 0
Code Issues Pull Requests Actions Packages Projects Releases Wiki Activity
Files
routing-8layer-restack
pcb/hardware/README.md
T
onur 1218c33aa4 Add the fabrication spec and document the RF constraints a reviewer flagged 
Four RF points came back from review. Two were real gaps, two were already
sound but undocumented, and one premise was stale.

Real gap 1 - nothing told the fab this is a controlled-impedance board.
docs/FABRICATION.md now carries the stackup (JLC08161H-3313, layer by layer
with dielectric heights and Er), the two impedance targets (RF50_CPWG 50 ohm at
0.164/0.200 on F.Cu over L2, USB90_DIFF 90 ohm at 0.135/0.150), the process
minima, and an explicit request that the vendor confirm the widths with their
own field solver. It records that JLC models this as
CoatedCoplanarWaveguideWithLowerGnd1B assuming 1.6 mil finished outer copper,
0.6 mil soldermask at Er 3.8 and top width = base - 0.7 mil, and that copper
thickness alone moves this geometry by more than 10 ohm - which is why the
number has to be fixed by the vendor's model rather than ours. It also states
the decision rule: 44 ohm is still 24 dB return loss and not the worst term in
the chain, so the geometry should not be changed unless the vendor reports
below that.

Real gap 2 - the active-antenna requirement was implied everywhere but never
quantified. hardware/README.md and docs/INTERFACES.md now state it plainly:
with both internal LNAs off the mixer input is the first active stage at
10.3 dB NF, so a ~25 dB active antenna gives ~1.65 dB system NF while a passive
antenna puts it above 12 dB and the receiver is unusable. The same section now
explains why the SAW is not optional either.

Documented, not changed - the launch relief. Its ~37 ohm / 30 dB figure is a 2D
quasi-static estimate of a genuinely 3D transition (connector, board edge, pad
overhang) and is now labelled as such, with 3D EM or VNA named as what would
settle it. The unrelieved case was 10.7 ohm / 12 dB, so the improvement holds
regardless of the exact figure.

Documented, not changed - the bias choke. Its 2.1 GHz SRF sits above 1575 MHz,
so the choke is still inductive and the proximity raises |Z| from 554 to about
1270 ohm, which helps a bias tee rather than hurting it. Swept +/-10% on both L
and SRF: |Z| stays above 900 ohm, return loss above 30 dB, insertion loss below
0.003 dB.

Stale premise - the review tied the impedance to "the inconsistent stackup".
That inconsistency was fixed in 791ca5c, and the F.Cu-to-L2 construction that
sets the RF impedance (3313 prepreg, 0.0994 mm, Er 4.1) was in fact identical
in both the old ten-layer and the current eight-layer stacks, so the CPWG
geometry never actually moved.

Co-Authored-By: Claude Opus 5 <noreply@anthropic.com>
Claude-Session: https://claude.ai/code/session_012KaTmCCxCEW4awsmXRNT1d
2026-09-01 18:19:22 +03:00

9.6 KiB
Raw Permalink Blame History

Donanım mimarisi

Ana dosyalar

  • board.kicad_sch: güncel hiyerarşik KiCad 10 şeması.
  • board.kicad_pcb: güncel, placed fakat unrouted PCB.
  • board.kicad_pro: net-class, diff-pair ve proje ayarları.
  • board.kicad_dru: üreticiye ve kontrollü empedansa özgü DRC kuralları.
  • board.kicad_sym ve board.pretty/: projeye özel sembol ve footprintler.

board_prerouted, board_plane_stitched, board_power_routed, board_power_local ve board_routed dosyaları scriptlerle yeniden üretilen ara çalışma ürünleridir; kalıcı kararların kaynağı ilgili scriptler ve board.kicad_pcb dosyasıdır.

Güç mimarisi

  1. Dedike USB-C güç girişi J7'nin VBUS'ı veya harici 5 V girişi J3, koruma ve power-path devresinden sonra SYS5 rayını oluşturur; ikisi aynı anda bağlıysa TPS2121 yalnızca birini seçer, asla toplanmaz. JTAG/UART debug portu J1 bu yola hiç dahil değildir ve SYS5'i beslemez.
  2. TPS6287B15, FPGA core/VCCA/VDD_SOC için 0.95 V üretir.
  3. CORE_PG, LM3880 sıralayıcıyı başlatır.
  4. LM3880 önce TPS62867 1.8 V rayını, ardından TPS62867 3.3 V rayını etkinleştirir.
  5. 3.3 V üzerinden MAX2771 ve ilgili FPGA bankları için ayrı düşük gürültülü 3.0 V LDO'lar beslenir.
  6. TPS3808, VCC3V0_DIG rayını izler ve geçerli olduktan sonra 20 ms gecikmeyle power-good verir.
  7. Core PG, 1.8 V PG, 3.3 V PG, TPS3808 sonucu ve LM3880 FLAG3, ALL_FPGA_POWER_OK mantığında birlikte doğrulanır.

FPGA besleme rayları:

Ray Görev
VCC0V95 FPGA core, VCCA ve SoC çekirdeği
VCC1V8 VCCAUX, konfigürasyon/flash ve 1.8 V HSIO bankları
VCC3V3 3.3 V FPGA I/O bankları ve çevre birimleri
VCC3V0_DIG MAX2771 dijital ve ilgili 3.0 V FPGA bankı
VCC3V0_RF MAX2771 analog RF beslemesi
VCC3V0_CLK Düşük gürültülü saat beslemesi
VCC3V3_AUX Her zaman açık supervisor ve USB debug mantığı

Reset mimarisi

FPGA_CRESET_N, 1.8 V'a pull-up edilen aktif-düşük konfigürasyon resetidir. Aşağıdaki üç bağımsız SN74LVC1G07 açık-drenç yolu bu hattı yalnızca aşağı çekebilir:

  • FT4232H interface 1 BDBUS4 yazılım reset isteği.
  • ALL_FPGA_POWER_OK geçersiz olduğunda power-fault reseti.
  • Filtrelenmiş kart üstü buton veya J4 EXT RESET_N harici reset isteği.

J4 harici kaynağı aktif-düşük open-drain/contact-closure kullanımına göre tasarlanmıştır. Harici pine gerilim uygulanmamalı; pin GND'ye çekilmelidir.

JTAG ve USB debug

FT4232H arayüzü Görev Sinyaller
Interface 0 / A RISC-V JTAG ADBUS0..3
Interface 1 / B FPGA hard JTAG BDBUS0..3
Interface 1 / BDBUS4 FPGA reset Aktif-düşük reset isteği
Interface 2 / C UART0 TX/RX
Interface 3 / D UART1 ve debug GPIO TX/RX/DBG

FTDI her zaman açık yardımcı raydan beslenir. FPGA'ya doğru sürülen sinyaller FPGA 3.3 V rayından beslenen Ioff özellikli bufferlardan geçer. Bu bufferların enable girişi yalnızca ALL_FPGA_POWER_OK geçerliyken açılır; kapalı FPGA I/O pinlerinin debug arayüzü üzerinden back-power edilmesi engellenir.

Hard JTAG TCK/TMS/TDI/TDO ve RISC-V JTAG sinyallerinde 10 kohm idle pull-up, seri hatlarda 33 ohm kaynak sönümleme dirençleri bulunur. Ayrı ARM/JTAG headerı yoktur.

PMOD ve FPGA pin politikası

  • JPMOD1, JPMOD2: Digilent 2x6, 3.3 V.
  • JPMOD3, JPMOD4: Digilent 2x6, 1.8 V.
  • Her PMOD'da 8 GPIO, 2 GND ve 2 besleme pini vardır.
  • Konfigürasyon, PLL feedback, özel clock ve kartta kullanılan MAX2771/IMU pinleri PMOD tahsisine dahil edilmez.
  • Kesin ball/net eşlemesi ../docs/ti375_pinout.csv dosyasındadır.

RF ve yüksek hızlı routing kuralları

  • RF katı üst katmanda, JLC08161H-3313 stackup için 0.164 mm genişlik ve 0.200 mm coplanar GND aralığıyla 50 ohm CPWG olarak tasarlanır. Kontrollü empedans siparişinde bu geometri üreticinin kendi hesabıyla doğrulanmalıdır.
  • J2 edge-launch pad'inin altında RF_LAUNCH_RELIEF ile L2/L3 boşaltılır. Konnektörün 1.5 mm genişliğindeki merkez pad'i, 0.0994 mm altındaki dolu L2_GND üzerinde 50 ohm değil 10.7 ohm'luk bir hat parçasıdır; plane boşaltılmadan bu launch tek başına 12 dB return loss ile bütün RF yolunun en kötü süreksizliğidir. Referans L4_PWR'a (VCC3V0_RF, AC ground) inince launch ~37 ohm ve ~30 dB olur. Boşaltma x=172.35'te, pad bitip 0.164 mm hat başladığı yerde durur; hat kendi L2 referansını korur.
  • D1 ESD klemp doğrudan hattın üzerindedir. 1.34 mm'lik bir stub ucunda 0.3 pF, L1'de -j228 ohm görünüp 3.4 dB return loss'a mal oluyordu.
  • Launch boşaltmasının ~37 ohm / 30 dB değeri 2B yarı-statik bir tahmindir. Konnektör geçişi gerçek bir 3B yapıdır; kesin değer için 3B EM veya VNA gerekir (bkz. ../docs/FABRICATION.md). Boşaltmasız hâli 10.7 ohm / 12 dB olduğu için iyileştirme her hâlükârda büyüktür.
  • L4 bias-tee choke'unun SRF'i (2.1 GHz) 1575 MHz'e görece yakındır, ama bu yararlıdır: 1575 MHz hâlâ SRF'in altındadır, choke endüktiftir ve rezonansa yakınlık |Z|'yi 554 ohm'dan ~1270 ohm'a çıkarır. L ve SRF'te +/-%10 tolerans ile |Z| > 900 ohm ve return loss > 30 dB kalır; insertion loss 0.003 dB'in altındadır. Tek gerçek risk SRF'in 1575 MHz'in altına düşmesidir ki bu parçada 2.1 GHz nominalden çok uzaktır.
  • Kart aktif anten gerektirir. Dahili LNA'lar kapalı olduğu için mixer girişinin NF'i 10.3 dB'dir. ~25 dB kazançlı aktif antenle sistem NF'i ~1.65 dB; pasif antenle 12 dB'in üzerine çıkar ve alıcı kullanışsız olur.
  • SMA, ESD, bias-tee, SAW ve MAX2771 MIXIN_HI arasındaki RF güzergâhında dijital route veya via kullanılmaz.
  • USB2 diferansiyel çift 0.135 mm hat ve 0.150 mm coupled gap kuralındadır.
  • RF ve USB geometrisi scripts/finalize_routing.py tarafından deterministik olarak kurulur; bu netler autorouter'a hiç verilmez. Yerlerini routing boyunca TEMP_RF_LINE ve TEMP_USB_* koridor rule area'ları tutar; bunlar F.Cu dahil bütün bakır katmanlarını kapsar ve finalde silinir.
  • RF hattının koridorunun altında kalıcı bir RF_NO_DIGITAL rule area'sı vardır (L3, L5, L6, B.Cu). Kendisi bakır yasaklamaz; board.kicad_dru içindeki kural POWER dışı net sınıflarına track ve via yasağı koyar. Böylece ground stitching ve MAX2771'in kendi besleme inişleri geçebilirken, RF hattının altına veya hemen yanına sonradan elle bir digital hat çekilmesi DRC hatası olur.
  • Alan (152, 36)-(174.5, 43.7) koridorudur; generate_pcb.py'nin TEMP_RF_LINE olarak ayırdığı koridorun aynısı. RF bakırı y <= 42.6'da kaldığı için 1.1 mm açık kalır. Alan bilerek MAX2771'in dijital pin sıralarında (y = 44.5 .. 47.4) durur: o pinlerin FPGA'ya ulaşması gerekir ve alan onların üstüne uzatıldığında hepsi yalnız F.Cu'ya sıkışıyor, sığmıyordu. RF dönüş yolu zaten bu alan tarafından değil, üzerinde hiç route edilmeyen L2/L7 GND plane'leri tarafından garanti edilir.
  • L2 ve L7 kesintisiz GND referans katmanlarıdır ve hiçbir şey route edilmez; dört routing katmanının her birinin komşusunda bir tanesi bulunur.
  • Hiçbir ray tek başına bir katman harcamaz. DC güç L4 ve L6'ya bölünmüş zone adaları olarak dağıtılır: L4 çekirdek, 5 V giriş, always-on yardımcı ray ve dört adet 3.0 V ön uç rayını; L6 iki büyük FPGA I/O rayını (VCC3V3 zemin, VCC1V8 kendi yüklerinin üstünde oyulmuş) taşır.
  • Bu sayede F.Cu, L3, L5 ve B.Cu dört sinyal katmanı olarak kalır. Ti375'in fanout'u üç iç/alt katmana (L3, L5, B.Cu) dağıtılır, F.Cu ise BGA escape'i ve RF ön ucunu taşır.
  • Plane'i olmayan küçük raylar ve plane adasının dışında kalan güç pad'leri scripts/route_local_power.py tarafından kilitli, 45 derecelik kısa yollarla tamamlanır. Bu iş autorouter'a bırakılmaz.
  • Ti375 escape alanı içinde bakır, kartın geri kalanının zaten kullandığı 0.10 mm clearance'ta çalışır (Ti375 escape field copper clearance kuralı, her iki nesne de U1 courtyard'ının içindeyken). 0.8 mm pitch, iki komşu 0.45 mm dogbone via arasında 0.35 mm bırakır; CLOCK sınıfının 0.15 mm'si orada bir clock balını paketten hiç çıkaramaz. Clock trunk, courtyard'ın dışına çıkar çıkmaz 0.15 mm genişlik ve clearance'ına döner.
  • Escape alanının içinde kalan kısa güç inişleri 0.10 mm'dir; en kötü hâlde (VCC3V0_DIG bank besleme balı) uçtan uca yaklaşık 150 mOhm eder, 100 mA'de 15 mV. Bu balların yanında yerel decoupling vardır.

Güç dağıtımı kuralı

Güç raylarının hiçbiri autorouter'a verilmez. Sırasıyla plane, plane stitching ve route_local_power.py kullanılır; ancak plane'i olmayan küçük raylar (FTDI_1V8, FTDI_VPHY, FTDI_VPLL, VBUS_RAW, USB5_PROT, EXT5_PROT, ANT_BIAS_SW) --extra-nets ile sinyal katına dahil edilir. Bunun nedeni Specctra DSN'inin plane içermemesidir: GND veya VCC3V3 autorouter'a verilseydi, plane'in zaten birleştirdiği yüzlerce pad'i trace ile bağlamaya çalışırdı.

board.kicad_pcb üzerindeki TEMP_ rule area'ları yalnızca routing süresince vardır ve finalize_routing.py tarafından silinir. RF bölgesindeki GND pad'leri ile USB koridorundaki güç pad'leri de bu nedenle ancak final aşamada bağlanır.

Üretime çıkış şartı

Routing akışı tamamlandıktan sonra zone'lar doldurulmalı; ERC, DRC, schematic parity, Gerber ve drill incelemesi tekrar yapılmalıdır. Final kartta açık bağlantı, short, clearance ve isolated copper kabul edilmez; RF uzunlukları, USB eşleşmesi, güç loopları ve return path görsel olarak da incelenmelidir.

Reference in New Issue View Git Blame Copy Permalink