onur/pcb

Files

T

onur 95609a6b6a Complete the routing: 0 DRC violations, 0 unconnected

The board now routes end to end. Every net carrying two or more pads is a
single connected copper group (216 nets, 1175 pads); kicad-cli reports 0 DRC
violations and 0 unconnected items with zones refilled.

Freerouting was never the blocker. The 14 remaining opens were three separate
defects:

1. Obstacles in route_local_power.py modelled every pad as its axis-aligned
   bounding box. A 0.8-mm BGA dogbone site sits diagonally between four lands:
   true clearance 0.1407 mm, but the box test measured 0.4 mm from the box edge
   and rejected it, so no via could be placed anywhere in the Ti375 escape
   field. Replaced with an exact rounded-rectangle model, validated against
   KiCad's own SHAPE::Collide to 0.00 um over 14850 samples. Same 0 DRC and one
   fewer unconnected at the route_local_power stage.

2. CLOCK's 0.15-mm clearance cannot physically escape the BGA: two adjacent
   0.45-mm dogbone vias on 0.8-mm pitch leave a 0.35-mm channel and a 0.10-mm
   trace needs 0.40 mm. HARD_TCK and MAX_SCLK could never leave the package.
   New rule "Ti375 escape field copper clearance" relaxes clearance to the
   0.10 mm this field already uses, only where both objects are inside U1's
   courtyard. The clock trunk keeps 0.15 mm outside it.

3. RF_NO_DIGITAL was a rectangle reaching 7 mm past the RF line, covering the
   MAX2771's whole digital pin field and forcing every U21 output onto F.Cu
   alone. Narrowed to the corridor generate_pcb.py already reserves as
   TEMP_RF_LINE (y <= 43.7), clearing RF copper by 1.1 mm. The RF return path
   is guaranteed by the unrouted L2/L7 ground planes, not by this area.

scripts/close_remaining.py replaces the ad-hoc residual scripts: a multi-layer
maze over (x, y, layer) at 0.1 mm on all five routable layers, seeded from all
copper of both groups, exact clearances, 0.10-mm necking inside the escape
field, and reversible rip-up that rolls back entirely if a displaced net cannot
be put back. ~150 s for the whole board.

Also removes the regenerable intermediate boards, one-off session logs and the
superseded residual scripts, and tracks board_routed.* as the deliverable.

The 402 schematic-parity warnings are pre-existing and unchanged: 199
auto-named unconnected pins, 199 footprint library-nickname mismatches, and 4
mounting holes with no symbol. None affects connectivity or fabrication.

Co-Authored-By: Claude Opus 5 <noreply@anthropic.com>
Claude-Session: https://claude.ai/code/session_012KaTmCCxCEW4awsmXRNT1d

2026-09-01 11:58:41 +03:00

7.9 KiB

Raw Blame History

Donanım mimarisi

Ana dosyalar

board.kicad_sch: güncel hiyerarşik KiCad 10 şeması.
board.kicad_pcb: güncel, placed fakat unrouted PCB.
board.kicad_pro: net-class, diff-pair ve proje ayarları.
board.kicad_dru: üreticiye ve kontrollü empedansa özgü DRC kuralları.
board.kicad_sym ve board.pretty/: projeye özel sembol ve footprintler.

board_prerouted, board_plane_stitched, board_power_routed, board_power_local ve board_routed dosyaları scriptlerle yeniden üretilen ara çalışma ürünleridir; kalıcı kararların kaynağı ilgili scriptler ve board.kicad_pcb dosyasıdır.

Güç mimarisi

Dedike USB-C güç girişi J7'nin VBUS'ı veya harici 5 V girişi J3, koruma ve power-path devresinden sonra SYS5 rayını oluşturur; ikisi aynı anda bağlıysa TPS2121 yalnızca birini seçer, asla toplanmaz. JTAG/UART debug portu J1 bu yola hiç dahil değildir ve SYS5'i beslemez.
TPS6287B15, FPGA core/VCCA/VDD_SOC için 0.95 V üretir.
CORE_PG, LM3880 sıralayıcıyı başlatır.
LM3880 önce TPS62867 1.8 V rayını, ardından TPS62867 3.3 V rayını etkinleştirir.
3.3 V üzerinden MAX2771 ve ilgili FPGA bankları için ayrı düşük gürültülü 3.0 V LDO'lar beslenir.
TPS3808, VCC3V0_DIG rayını izler ve geçerli olduktan sonra 20 ms gecikmeyle power-good verir.
Core PG, 1.8 V PG, 3.3 V PG, TPS3808 sonucu ve LM3880 FLAG3, ALL_FPGA_POWER_OK mantığında birlikte doğrulanır.

FPGA besleme rayları:

Ray	Görev
`VCC0V95`	FPGA core, VCCA ve SoC çekirdeği
`VCC1V8`	VCCAUX, konfigürasyon/flash ve 1.8 V HSIO bankları
`VCC3V3`	3.3 V FPGA I/O bankları ve çevre birimleri
`VCC3V0_DIG`	MAX2771 dijital ve ilgili 3.0 V FPGA bankı
`VCC3V0_RF`	MAX2771 analog RF beslemesi
`VCC3V0_CLK`	Düşük gürültülü saat beslemesi
`VCC3V3_AUX`	Her zaman açık supervisor ve USB debug mantığı

Reset mimarisi

FPGA_CRESET_N, 1.8 V'a pull-up edilen aktif-düşük konfigürasyon resetidir. Aşağıdaki üç bağımsız SN74LVC1G07 açık-drenç yolu bu hattı yalnızca aşağı çekebilir:

FT4232H interface 1 BDBUS4 yazılım reset isteği.
ALL_FPGA_POWER_OK geçersiz olduğunda power-fault reseti.
Filtrelenmiş kart üstü buton veya J4 EXT RESET_N harici reset isteği.

J4 harici kaynağı aktif-düşük open-drain/contact-closure kullanımına göre tasarlanmıştır. Harici pine gerilim uygulanmamalı; pin GND'ye çekilmelidir.

JTAG ve USB debug

FT4232H arayüzü	Görev	Sinyaller
Interface 0 / A	RISC-V JTAG	ADBUS0..3
Interface 1 / B	FPGA hard JTAG	BDBUS0..3
Interface 1 / BDBUS4	FPGA reset	Aktif-düşük reset isteği
Interface 2 / C	UART0	TX/RX
Interface 3 / D	UART1 ve debug GPIO	TX/RX/DBG

FTDI her zaman açık yardımcı raydan beslenir. FPGA'ya doğru sürülen sinyaller FPGA 3.3 V rayından beslenen Ioff özellikli bufferlardan geçer. Bu bufferların enable girişi yalnızca ALL_FPGA_POWER_OK geçerliyken açılır; kapalı FPGA I/O pinlerinin debug arayüzü üzerinden back-power edilmesi engellenir.

Hard JTAG TCK/TMS/TDI/TDO ve RISC-V JTAG sinyallerinde 10 kohm idle pull-up, seri hatlarda 33 ohm kaynak sönümleme dirençleri bulunur. Ayrı ARM/JTAG headerı yoktur.

PMOD ve FPGA pin politikası

JPMOD1, JPMOD2: Digilent 2x6, 3.3 V.
JPMOD3, JPMOD4: Digilent 2x6, 1.8 V.
Her PMOD'da 8 GPIO, 2 GND ve 2 besleme pini vardır.
Konfigürasyon, PLL feedback, özel clock ve kartta kullanılan MAX2771/IMU pinleri PMOD tahsisine dahil edilmez.
Kesin ball/net eşlemesi ../docs/ti375_pinout.csv dosyasındadır.

RF ve yüksek hızlı routing kuralları

RF katı üst katmanda, JLC08161H-3313 stackup için 0.164 mm genişlik ve 0.200 mm coplanar GND aralığıyla 50 ohm CPWG olarak tasarlanır.
SMA, ESD, bias-tee, SAW ve MAX2771 MIXIN_HI arasındaki RF güzergâhında dijital route veya via kullanılmaz.
USB2 diferansiyel çift 0.135 mm hat ve 0.150 mm coupled gap kuralındadır.
RF ve USB geometrisi scripts/finalize_routing.py tarafından deterministik olarak kurulur; bu netler autorouter'a hiç verilmez. Yerlerini routing boyunca TEMP_RF_LINE ve TEMP_USB_* koridor rule area'ları tutar; bunlar F.Cu dahil bütün bakır katmanlarını kapsar ve finalde silinir.
RF hattının koridorunun altında kalıcı bir RF_NO_DIGITAL rule area'sı vardır (L3, L5, L6, B.Cu). Kendisi bakır yasaklamaz; board.kicad_dru içindeki kural POWER dışı net sınıflarına track ve via yasağı koyar. Böylece ground stitching ve MAX2771'in kendi besleme inişleri geçebilirken, RF hattının altına veya hemen yanına sonradan elle bir digital hat çekilmesi DRC hatası olur.
Alan (152, 36)-(174.5, 43.7) koridorudur; generate_pcb.py'nin TEMP_RF_LINE olarak ayırdığı koridorun aynısı. RF bakırı y <= 42.6'da kaldığı için 1.1 mm açık kalır. Alan bilerek MAX2771'in dijital pin sıralarında (y = 44.5 .. 47.4) durur: o pinlerin FPGA'ya ulaşması gerekir ve alan onların üstüne uzatıldığında hepsi yalnız F.Cu'ya sıkışıyor, sığmıyordu. RF dönüş yolu zaten bu alan tarafından değil, üzerinde hiç route edilmeyen L2/L7 GND plane'leri tarafından garanti edilir.
L2 ve L7 kesintisiz GND referans katmanlarıdır ve hiçbir şey route edilmez; dört routing katmanının her birinin komşusunda bir tanesi bulunur.
Hiçbir ray tek başına bir katman harcamaz. DC güç L4 ve L6'ya bölünmüş zone adaları olarak dağıtılır: L4 çekirdek, 5 V giriş, always-on yardımcı ray ve dört adet 3.0 V ön uç rayını; L6 iki büyük FPGA I/O rayını (VCC3V3 zemin, VCC1V8 kendi yüklerinin üstünde oyulmuş) taşır.
Bu sayede F.Cu, L3, L5 ve B.Cu dört sinyal katmanı olarak kalır. Ti375'in fanout'u üç iç/alt katmana (L3, L5, B.Cu) dağıtılır, F.Cu ise BGA escape'i ve RF ön ucunu taşır.
Plane'i olmayan küçük raylar ve plane adasının dışında kalan güç pad'leri scripts/route_local_power.py tarafından kilitli, 45 derecelik kısa yollarla tamamlanır. Bu iş autorouter'a bırakılmaz.
Ti375 escape alanı içinde bakır, kartın geri kalanının zaten kullandığı 0.10 mm clearance'ta çalışır (Ti375 escape field copper clearance kuralı, her iki nesne de U1 courtyard'ının içindeyken). 0.8 mm pitch, iki komşu 0.45 mm dogbone via arasında 0.35 mm bırakır; CLOCK sınıfının 0.15 mm'si orada bir clock balını paketten hiç çıkaramaz. Clock trunk, courtyard'ın dışına çıkar çıkmaz 0.15 mm genişlik ve clearance'ına döner.
Escape alanının içinde kalan kısa güç inişleri 0.10 mm'dir; en kötü hâlde (VCC3V0_DIG bank besleme balı) uçtan uca yaklaşık 150 mOhm eder, 100 mA'de 15 mV. Bu balların yanında yerel decoupling vardır.

Güç dağıtımı kuralı

Güç raylarının hiçbiri autorouter'a verilmez. Sırasıyla plane, plane stitching ve route_local_power.py kullanılır; ancak plane'i olmayan küçük raylar (FTDI_1V8, FTDI_VPHY, FTDI_VPLL, VBUS_RAW, USB5_PROT, EXT5_PROT, ANT_BIAS_SW) --extra-nets ile sinyal katına dahil edilir. Bunun nedeni Specctra DSN'inin plane içermemesidir: GND veya VCC3V3 autorouter'a verilseydi, plane'in zaten birleştirdiği yüzlerce pad'i trace ile bağlamaya çalışırdı.

board.kicad_pcb üzerindeki TEMP_ rule area'ları yalnızca routing süresince vardır ve finalize_routing.py tarafından silinir. RF bölgesindeki GND pad'leri ile USB koridorundaki güç pad'leri de bu nedenle ancak final aşamada bağlanır.

Üretime çıkış şartı

Routing akışı tamamlandıktan sonra zone'lar doldurulmalı; ERC, DRC, schematic parity, Gerber ve drill incelemesi tekrar yapılmalıdır. Final kartta açık bağlantı, short, clearance ve isolated copper kabul edilmez; RF uzunlukları, USB eşleşmesi, güç loopları ve return path görsel olarak da incelenmelidir.

7.9 KiB Raw Blame History Unescape Escape