onur
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Systemverilog
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Systemverilog
// Generated by CIRCT firtool-1.151.0
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module RoundAnyRawFNToRecFN_1(
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input io_in_isZero,
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io_in_sign,
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input [8:0] io_in_sExp,
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input [64:0] io_in_sig,
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input [2:0] io_roundingMode,
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output [32:0] io_out,
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output [4:0] io_exceptionFlags
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);
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wire roundingMode_near_even = io_roundingMode == 3'h0;
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wire _adjustedSig_T_2 = |(io_in_sig[38:0]);
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wire anyRound = |{io_in_sig[39], _adjustedSig_T_2};
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wire [25:0] roundedSig =
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(roundingMode_near_even | io_roundingMode == 3'h4) & io_in_sig[39]
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| (io_roundingMode == 3'h2 & io_in_sign | io_roundingMode == 3'h3 & ~io_in_sign)
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& anyRound
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? {1'h0, io_in_sig[64:40]} + 26'h1
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& {25'h1FFFFFF, ~(roundingMode_near_even & io_in_sig[39] & ~_adjustedSig_T_2)}
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: {1'h0, io_in_sig[64:40]} | {25'h0, io_roundingMode == 3'h6 & anyRound};
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assign io_out =
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{io_in_sign,
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io_in_sExp + {7'h0, roundedSig[25:24]} + 9'h80 & ~(io_in_isZero ? 9'h1C0 : 9'h0),
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io_in_isZero ? 23'h0 : roundedSig[22:0]};
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assign io_exceptionFlags = {4'h0, ~io_in_isZero & anyRound};
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endmodule
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