onur
139 lines
5.6 KiB
Systemverilog
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Systemverilog
// Generated by CIRCT firtool-1.151.0
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module ScratchpadSlavePort(
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input clock,
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reset,
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output auto_in_a_ready,
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input auto_in_a_valid,
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input [2:0] auto_in_a_bits_opcode,
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auto_in_a_bits_param,
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input [1:0] auto_in_a_bits_size,
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input [6:0] auto_in_a_bits_source,
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input [31:0] auto_in_a_bits_address,
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input [7:0] auto_in_a_bits_mask,
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input [63:0] auto_in_a_bits_data,
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input auto_in_d_ready,
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output auto_in_d_valid,
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output [2:0] auto_in_d_bits_opcode,
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output [1:0] auto_in_d_bits_size,
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output [6:0] auto_in_d_bits_source,
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output [63:0] auto_in_d_bits_data,
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input io_dmem_req_ready,
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output io_dmem_req_valid,
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output [33:0] io_dmem_req_bits_addr,
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output [4:0] io_dmem_req_bits_cmd,
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output [1:0] io_dmem_req_bits_size,
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output io_dmem_s1_kill,
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output [63:0] io_dmem_s1_data_data,
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output [7:0] io_dmem_s1_data_mask,
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input io_dmem_s2_nack,
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io_dmem_resp_valid,
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input [63:0] io_dmem_resp_bits_data_raw
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);
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wire [7:0][3:0] _GEN = '{4'h0, 4'h0, 4'h0, 4'h8, 4'hF, 4'hE, 4'hD, 4'hC};
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reg [2:0] state;
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wire _io_dmem_req_bits_T_2 = state == 3'h4;
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reg [2:0] acq_opcode;
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reg [2:0] acq_param;
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reg [1:0] acq_size;
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reg [6:0] acq_source;
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reg [31:0] acq_address;
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reg [7:0] acq_mask;
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reg [63:0] acq_data;
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wire _ready_T = state == 3'h0;
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wire _nodeIn_d_bits_data_T = state == 3'h2;
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wire ready =
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_ready_T | _nodeIn_d_bits_data_T & io_dmem_resp_valid & auto_in_d_ready;
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wire _io_dmem_req_bits_T = state == 3'h3;
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wire nodeIn_a_ready = io_dmem_req_ready & ready;
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wire [2:0] _io_dmem_req_bits_T_1_opcode =
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_io_dmem_req_bits_T ? acq_opcode : auto_in_a_bits_opcode;
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wire [2:0] _io_dmem_req_bits_T_1_param =
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_io_dmem_req_bits_T ? acq_param : auto_in_a_bits_param;
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wire [1:0] io_dmem_req_bits_size_0 =
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_io_dmem_req_bits_T ? acq_size : auto_in_a_bits_size;
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wire [31:0] _io_dmem_req_bits_T_1_address =
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_io_dmem_req_bits_T ? acq_address : auto_in_a_bits_address;
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wire _io_dmem_req_bits_T_3 = _io_dmem_req_bits_T_1_opcode == 3'h1;
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wire [1:0] _io_dmem_req_bits_mask_full_desired_mask_T =
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{_io_dmem_req_bits_T_1_address[0] | (|io_dmem_req_bits_size_0),
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~(_io_dmem_req_bits_T_1_address[0])};
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wire [3:0] _io_dmem_req_bits_mask_full_desired_mask_T_1 =
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{(_io_dmem_req_bits_T_1_address[1]
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? _io_dmem_req_bits_mask_full_desired_mask_T
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: 2'h0) | {2{io_dmem_req_bits_size_0[1]}},
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_io_dmem_req_bits_T_1_address[1]
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? 2'h0
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: _io_dmem_req_bits_mask_full_desired_mask_T};
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wire nodeIn_d_valid = io_dmem_resp_valid | state == 3'h5;
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reg [63:0] nodeIn_d_bits_data_r;
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always @(posedge clock) begin
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if (reset)
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state <= 3'h4;
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else if ((auto_in_a_valid & ready | _io_dmem_req_bits_T) & io_dmem_req_ready)
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state <= 3'h1;
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else if (io_dmem_s2_nack)
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state <= 3'h3;
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else if (auto_in_d_ready & nodeIn_d_valid)
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state <= 3'h0;
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else if (io_dmem_resp_valid)
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state <= 3'h5;
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else if (_io_dmem_req_bits_T_2 & auto_in_a_valid)
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state <= 3'h0;
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else if (state == 3'h1)
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state <= 3'h2;
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if (nodeIn_a_ready & auto_in_a_valid) begin
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acq_opcode <= auto_in_a_bits_opcode;
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acq_param <= auto_in_a_bits_param;
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|
acq_size <= auto_in_a_bits_size;
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|
acq_source <= auto_in_a_bits_source;
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|
acq_address <= auto_in_a_bits_address;
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|
acq_mask <= auto_in_a_bits_mask;
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|
acq_data <= auto_in_a_bits_data;
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|
end
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if (_nodeIn_d_bits_data_T)
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nodeIn_d_bits_data_r <= io_dmem_resp_bits_data_raw;
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end // always @(posedge)
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assign auto_in_a_ready = nodeIn_a_ready;
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assign auto_in_d_valid = nodeIn_d_valid;
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assign auto_in_d_bits_opcode = {2'h0, ~(acq_opcode == 3'h0 | acq_opcode == 3'h1)};
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assign auto_in_d_bits_size = acq_size;
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assign auto_in_d_bits_source = acq_source;
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assign auto_in_d_bits_data =
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_nodeIn_d_bits_data_T ? io_dmem_resp_bits_data_raw : nodeIn_d_bits_data_r;
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assign io_dmem_req_valid =
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auto_in_a_valid & (_ready_T | _nodeIn_d_bits_data_T) | _io_dmem_req_bits_T;
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assign io_dmem_req_bits_addr = {2'h0, _io_dmem_req_bits_T_1_address};
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assign io_dmem_req_bits_cmd =
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_io_dmem_req_bits_T_2 | _io_dmem_req_bits_T_3
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& (&((_io_dmem_req_bits_T ? acq_mask : auto_in_a_bits_mask)
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|
| ~{(_io_dmem_req_bits_T_1_address[2]
|
|
? _io_dmem_req_bits_mask_full_desired_mask_T_1
|
|
: 4'h0) | {4{&io_dmem_req_bits_size_0}},
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|
_io_dmem_req_bits_T_1_address[2]
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|
? 4'h0
|
|
: _io_dmem_req_bits_mask_full_desired_mask_T_1}))
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? 5'h1
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: _io_dmem_req_bits_T_1_opcode == 3'h4
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? 5'h0
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|
: _io_dmem_req_bits_T_1_opcode == 3'h3
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? {1'h0,
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_io_dmem_req_bits_T_1_param == 3'h3
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? 4'h4
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|
: _io_dmem_req_bits_T_1_param == 3'h2
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? 4'hB
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|
: _io_dmem_req_bits_T_1_param == 3'h1
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? 4'hA
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: _io_dmem_req_bits_T_1_param == 3'h0 ? 4'h9 : 4'h0}
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: _io_dmem_req_bits_T_1_opcode == 3'h2
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|
? {1'h0, _GEN[_io_dmem_req_bits_T_1_param]}
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|
: _io_dmem_req_bits_T_3
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|
? 5'h11
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|
: {4'h0, _io_dmem_req_bits_T_1_opcode == 3'h0};
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assign io_dmem_req_bits_size = io_dmem_req_bits_size_0;
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assign io_dmem_s1_kill = state != 3'h1;
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assign io_dmem_s1_data_data = acq_data;
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assign io_dmem_s1_data_mask = acq_mask;
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endmodule
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