onur
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Systemverilog
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Systemverilog
// Generated by CIRCT firtool-1.151.0
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module Arbiter4_DCacheDataReq(
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input io_in_0_valid,
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input [19:0] io_in_0_bits_addr,
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input io_in_0_bits_write,
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input [63:0] io_in_0_bits_wdata,
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input [7:0] io_in_0_bits_eccMask,
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output io_in_1_ready,
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input io_in_1_valid,
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input [19:0] io_in_1_bits_addr,
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input io_in_1_bits_write,
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input [63:0] io_in_1_bits_wdata,
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input [7:0] io_in_1_bits_eccMask,
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output io_in_3_ready,
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input io_in_3_valid,
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input [19:0] io_in_3_bits_addr,
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input [63:0] io_in_3_bits_wdata,
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output io_out_valid,
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output [19:0] io_out_bits_addr,
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output io_out_bits_write,
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output [63:0] io_out_bits_wdata,
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output [7:0] io_out_bits_eccMask
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);
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wire _grant_T = io_in_0_valid | io_in_1_valid;
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assign io_in_1_ready = ~io_in_0_valid;
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assign io_in_3_ready = ~_grant_T;
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assign io_out_valid = _grant_T | io_in_3_valid;
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assign io_out_bits_addr =
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io_in_0_valid
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? io_in_0_bits_addr
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: io_in_1_valid ? io_in_1_bits_addr : io_in_3_bits_addr;
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assign io_out_bits_write =
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io_in_0_valid ? io_in_0_bits_write : io_in_1_valid & io_in_1_bits_write;
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assign io_out_bits_wdata =
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io_in_0_valid
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? io_in_0_bits_wdata
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: io_in_1_valid ? io_in_1_bits_wdata : io_in_3_bits_wdata;
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assign io_out_bits_eccMask =
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io_in_0_valid ? io_in_0_bits_eccMask : io_in_1_valid ? io_in_1_bits_eccMask : 8'hFF;
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endmodule
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