onur
63 lines
1.9 KiB
Systemverilog
63 lines
1.9 KiB
Systemverilog
// Generated by CIRCT firtool-1.151.0
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module FPUFMAPipe_l4_f64(
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input clock,
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reset,
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io_in_valid,
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io_in_bits_ren3,
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io_in_bits_swap23,
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input [2:0] io_in_bits_rm,
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input [1:0] io_in_bits_fmaCmd,
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input [64:0] io_in_bits_in1,
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io_in_bits_in2,
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io_in_bits_in3,
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output [64:0] io_out_bits_data,
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output [4:0] io_out_bits_exc
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);
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wire [64:0] _fma_io_out;
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wire [4:0] _fma_io_exceptionFlags;
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wire _fma_io_validout;
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reg valid;
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reg [2:0] in_rm;
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reg [1:0] in_fmaCmd;
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reg [64:0] in_in1;
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reg [64:0] in_in2;
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reg [64:0] in_in3;
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reg [64:0] io_out_pipe_b_data;
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reg [4:0] io_out_pipe_b_exc;
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always @(posedge clock) begin
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valid <= io_in_valid;
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if (io_in_valid) begin
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in_rm <= io_in_bits_rm;
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in_fmaCmd <= io_in_bits_fmaCmd;
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in_in1 <= io_in_bits_in1;
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in_in2 <= io_in_bits_swap23 ? 65'h8000000000000000 : io_in_bits_in2;
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in_in3 <=
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io_in_bits_ren3 | io_in_bits_swap23
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? io_in_bits_in3
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: {io_in_bits_in1[64] ^ io_in_bits_in2[64], 64'h0};
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end
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if (_fma_io_validout) begin
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io_out_pipe_b_data <=
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({65{_fma_io_out[63:61] != 3'h7}} | 65'h1EFEFFFFFFFFFFFFF) & _fma_io_out;
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io_out_pipe_b_exc <= _fma_io_exceptionFlags;
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end
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end // always @(posedge)
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MulAddRecFNPipe_l2_e11_s53 fma (
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.clock (clock),
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.reset (reset),
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.io_validin (valid),
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.io_op (in_fmaCmd),
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.io_a (in_in1),
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.io_b (in_in2),
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.io_c (in_in3),
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.io_roundingMode (in_rm),
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.io_out (_fma_io_out),
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.io_exceptionFlags (_fma_io_exceptionFlags),
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.io_validout (_fma_io_validout)
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);
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assign io_out_bits_data = io_out_pipe_b_data;
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assign io_out_bits_exc = io_out_pipe_b_exc;
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endmodule
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