Complete the routing: 0 DRC violations, 0 unconnected

The board now routes end to end. Every net carrying two or more pads is a
single connected copper group (216 nets, 1175 pads); kicad-cli reports 0 DRC
violations and 0 unconnected items with zones refilled.

Freerouting was never the blocker. The 14 remaining opens were three separate
defects:

1. Obstacles in route_local_power.py modelled every pad as its axis-aligned
   bounding box. A 0.8-mm BGA dogbone site sits diagonally between four lands:
   true clearance 0.1407 mm, but the box test measured 0.4 mm from the box edge
   and rejected it, so no via could be placed anywhere in the Ti375 escape
   field. Replaced with an exact rounded-rectangle model, validated against
   KiCad's own SHAPE::Collide to 0.00 um over 14850 samples. Same 0 DRC and one
   fewer unconnected at the route_local_power stage.

2. CLOCK's 0.15-mm clearance cannot physically escape the BGA: two adjacent
   0.45-mm dogbone vias on 0.8-mm pitch leave a 0.35-mm channel and a 0.10-mm
   trace needs 0.40 mm. HARD_TCK and MAX_SCLK could never leave the package.
   New rule "Ti375 escape field copper clearance" relaxes clearance to the
   0.10 mm this field already uses, only where both objects are inside U1's
   courtyard. The clock trunk keeps 0.15 mm outside it.

3. RF_NO_DIGITAL was a rectangle reaching 7 mm past the RF line, covering the
   MAX2771's whole digital pin field and forcing every U21 output onto F.Cu
   alone. Narrowed to the corridor generate_pcb.py already reserves as
   TEMP_RF_LINE (y <= 43.7), clearing RF copper by 1.1 mm. The RF return path
   is guaranteed by the unrouted L2/L7 ground planes, not by this area.

scripts/close_remaining.py replaces the ad-hoc residual scripts: a multi-layer
maze over (x, y, layer) at 0.1 mm on all five routable layers, seeded from all
copper of both groups, exact clearances, 0.10-mm necking inside the escape
field, and reversible rip-up that rolls back entirely if a displaced net cannot
be put back. ~150 s for the whole board.

Also removes the regenerable intermediate boards, one-off session logs and the
superseded residual scripts, and tracks board_routed.* as the deliverable.

The 402 schematic-parity warnings are pre-existing and unchanged: 199
auto-named unconnected pins, 199 footprint library-nickname mismatches, and 4
mounting holes with no symbol. None affects connectivity or fabrication.

Co-Authored-By: Claude Opus 5 <noreply@anthropic.com>
Claude-Session: https://claude.ai/code/session_012KaTmCCxCEW4awsmXRNT1d

hardware/README.md

@@ -15,8 +15,10 @@ ara çalışma ürünleridir; kalıcı kararların kaynağı ilgili scriptler ve
 
 ## Güç mimarisi
 
-1. USB-C VBUS veya harici 5 V koruma ve power-path devresinden sonra `SYS5`
-   rayını oluşturur.
+1. Dedike USB-C güç girişi J7'nin VBUS'ı veya harici 5 V girişi J3, koruma ve
+   power-path devresinden sonra `SYS5` rayını oluşturur; ikisi aynı anda
+   bağlıysa TPS2121 yalnızca birini seçer, asla toplanmaz. JTAG/UART debug
+   portu J1 bu yola hiç dahil değildir ve SYS5'i beslemez.
 2. TPS6287B15, FPGA core/VCCA/VDD_SOC için 0.95 V üretir.
 3. `CORE_PG`, LM3880 sıralayıcıyı başlatır.
 4. LM3880 önce TPS62867 1.8 V rayını, ardından TPS62867 3.3 V rayını etkinleştirir.
@@ -91,11 +93,19 @@ yoktur.
   olarak kurulur; bu netler autorouter'a hiç verilmez. Yerlerini routing
   boyunca `TEMP_RF_LINE` ve `TEMP_USB_*` koridor rule area'ları tutar; bunlar
   F.Cu dahil bütün bakır katmanlarını kapsar ve finalde silinir.
-- GPS ön ucunun altında kalıcı bir `RF_NO_DIGITAL` rule area'sı vardır (L3, L5,
-  L6, B.Cu). Kendisi bakır yasaklamaz; `board.kicad_dru` içindeki kural POWER
-  dışı net sınıflarına track ve via yasağı koyar. Böylece ground stitching ve
-  MAX2771'in kendi besleme inişleri geçebilirken, RF hattının altına veya hemen
-  yanına sonradan elle bir digital hat çekilmesi DRC hatası olur.
+- RF hattının koridorunun altında kalıcı bir `RF_NO_DIGITAL` rule area'sı
+  vardır (L3, L5, L6, B.Cu). Kendisi bakır yasaklamaz; `board.kicad_dru`
+  içindeki kural POWER dışı net sınıflarına track ve via yasağı koyar. Böylece
+  ground stitching ve MAX2771'in kendi besleme inişleri geçebilirken, RF
+  hattının altına veya hemen yanına sonradan elle bir digital hat çekilmesi DRC
+  hatası olur.
+- Alan (152, 36)-(174.5, 43.7) koridorudur; `generate_pcb.py`'nin `TEMP_RF_LINE`
+  olarak ayırdığı koridorun aynısı. RF bakırı y <= 42.6'da kaldığı için 1.1 mm
+  açık kalır. Alan bilerek MAX2771'in dijital pin sıralarında (y = 44.5 .. 47.4)
+  durur: o pinlerin FPGA'ya ulaşması gerekir ve alan onların üstüne
+  uzatıldığında hepsi yalnız F.Cu'ya sıkışıyor, sığmıyordu. RF dönüş yolu zaten
+  bu alan tarafından değil, üzerinde hiç route edilmeyen L2/L7 GND plane'leri
+  tarafından garanti edilir.
 - L2 ve L7 kesintisiz GND referans katmanlarıdır ve hiçbir şey route edilmez;
   dört routing katmanının her birinin komşusunda bir tanesi bulunur.
 - Hiçbir ray tek başına bir katman harcamaz. DC güç L4 ve L6'ya bölünmüş zone
@@ -108,6 +118,15 @@ yoktur.
 - Plane'i olmayan küçük raylar ve plane adasının dışında kalan güç pad'leri
   `scripts/route_local_power.py` tarafından kilitli, 45 derecelik kısa yollarla
   tamamlanır. Bu iş autorouter'a bırakılmaz.
+- Ti375 escape alanı içinde bakır, kartın geri kalanının zaten kullandığı
+  0.10 mm clearance'ta çalışır (`Ti375 escape field copper clearance` kuralı,
+  her iki nesne de U1 courtyard'ının içindeyken). 0.8 mm pitch, iki komşu
+  0.45 mm dogbone via arasında 0.35 mm bırakır; CLOCK sınıfının 0.15 mm'si
+  orada bir clock balını paketten hiç çıkaramaz. Clock trunk, courtyard'ın
+  dışına çıkar çıkmaz 0.15 mm genişlik ve clearance'ına döner.
+- Escape alanının içinde kalan kısa güç inişleri 0.10 mm'dir; en kötü hâlde
+  (VCC3V0_DIG bank besleme balı) uçtan uca yaklaşık 150 mOhm eder, 100 mA'de
+  15 mV. Bu balların yanında yerel decoupling vardır.
 
 ## Güç dağıtımı kuralı