onur
95609a6b6a
The board now routes end to end. Every net carrying two or more pads is a single connected copper group (216 nets, 1175 pads); kicad-cli reports 0 DRC violations and 0 unconnected items with zones refilled. Freerouting was never the blocker. The 14 remaining opens were three separate defects: 1. Obstacles in route_local_power.py modelled every pad as its axis-aligned bounding box. A 0.8-mm BGA dogbone site sits diagonally between four lands: true clearance 0.1407 mm, but the box test measured 0.4 mm from the box edge and rejected it, so no via could be placed anywhere in the Ti375 escape field. Replaced with an exact rounded-rectangle model, validated against KiCad's own SHAPE::Collide to 0.00 um over 14850 samples. Same 0 DRC and one fewer unconnected at the route_local_power stage. 2. CLOCK's 0.15-mm clearance cannot physically escape the BGA: two adjacent 0.45-mm dogbone vias on 0.8-mm pitch leave a 0.35-mm channel and a 0.10-mm trace needs 0.40 mm. HARD_TCK and MAX_SCLK could never leave the package. New rule "Ti375 escape field copper clearance" relaxes clearance to the 0.10 mm this field already uses, only where both objects are inside U1's courtyard. The clock trunk keeps 0.15 mm outside it. 3. RF_NO_DIGITAL was a rectangle reaching 7 mm past the RF line, covering the MAX2771's whole digital pin field and forcing every U21 output onto F.Cu alone. Narrowed to the corridor generate_pcb.py already reserves as TEMP_RF_LINE (y <= 43.7), clearing RF copper by 1.1 mm. The RF return path is guaranteed by the unrouted L2/L7 ground planes, not by this area. scripts/close_remaining.py replaces the ad-hoc residual scripts: a multi-layer maze over (x, y, layer) at 0.1 mm on all five routable layers, seeded from all copper of both groups, exact clearances, 0.10-mm necking inside the escape field, and reversible rip-up that rolls back entirely if a displaced net cannot be put back. ~150 s for the whole board. Also removes the regenerable intermediate boards, one-off session logs and the superseded residual scripts, and tracks board_routed.* as the deliverable. The 402 schematic-parity warnings are pre-existing and unchanged: 199 auto-named unconnected pins, 199 footprint library-nickname mismatches, and 4 mounting holes with no symbol. None affects connectivity or fabrication. Co-Authored-By: Claude Opus 5 <noreply@anthropic.com> Claude-Session: https://claude.ai/code/session_012KaTmCCxCEW4awsmXRNT1d
Ti375 GNSS / IMU FPGA Kartı
Efinix Ti375C529 FPGA, MAX2771 GNSS alıcısı, Murata SCH16T-K01 IMU ve FT4232H USB debug arayüzünü tek kartta birleştiren 8 katmanlı KiCad 10 tasarımıdır.
Durum: Şema ve placement günceldir; kart henüz route edilmemiştir. Üretime gönderilmeden önce routing, zone fill, final DRC ve üretim dosyası kontrolü tamamlanmalıdır.
Kartın özeti
| Blok | İçerik |
|---|---|
| FPGA | Efinix Ti375C529, 0.8 mm pitch C529 BGA |
| GNSS | MAX2771, GPS L1/L1C aktif anten girişi, 50 ohm CPWG RF hattı |
| IMU | Murata SCH16T-K01, SafeSPI bağlantısı |
| Debug | FT4232H üzerinden hard JTAG, RISC-V JTAG ve iki UART |
| Genişleme | 4 adet Digilent 2x6 PMOD: 2 x 3.3 V, 2 x 1.8 V |
| Konfigürasyon | 1.8 V QSPI flash, CDONE ve CRESET test noktaları |
| Besleme | USB-C veya korumalı harici 5 V; sıralı 0.95/1.8/3.3/3.0 V rayları |
| Mekanik | 155.1 x 90.0 mm, 8 katman, dört montaj deliği |
Yapılan temel tasarım kararları
- Ti375 üzerindeki bütün kullanılabilir pinler konnektöre çıkarılmadı. Yalnızca özel fonksiyonlardan arta kalan 32 GPIO dört PMOD üzerinde kullanıldı.
- Büyük genel amaçlı header, jumper grubu ve ARM 10-pin hard-JTAG konnektörü kaldırıldı. Gerekli bring-up sinyalleri 15 yerel test noktasına dağıtıldı.
- FT4232H interface 0/A RISC-V JTAG'a, interface 1/B FPGA hard JTAG'a ayrıldı. FPGA'ya giden debug çıkışları güç-domain izolasyonundan geçer.
- Hard JTAG TCK, TMS, TDI ve TDO hatlarında FPGA tarafında 10 kohm pull-up bulunur.
- Harici reset için JST-SH konnektör, kart üstü buton, RC filtre ve ESD koruması eklendi.
- FTDI reset, harici reset ve power-fault istekleri CRESET_N üzerinde ayrı açık-drenç sürücülerle birleşir. Aktif-düşük mantıkta bu yapı reset isteklerinin OR'lanmasıdır; çıkış çatışması oluşturmaz.
- Core, 1.8 V, 3.3 V, 3.0 V ve LM3880 sequence sonucu bağımsız olarak izlenir.
ALL_FPGA_POWER_OKgeçerli olmadan CRESET_N bırakılmaz ve FPGA'ya giden FTDI sürücüleri etkinleşmez. - RF ve USB hatları autorouter sonucuna bırakılmaz; son aşamada deterministik, denetlenebilir geometriyle oluşturulur.
Güç ve reset akışı
USB-C / EXT 5 V
|
SYS5
|
0.95 V core ---- CORE_PG
|
LM3880
+---- 1.8 V ---- PG_1V8
+---- 3.3 V ---- PG_3V3
+---- FLAG3
|
3.0 V DIG ---- TPS3808 (20 ms) -------+---- ALL_FPGA_POWER_OK
|
+--------------------+---- CRESET_N release
+------------------------- FTDI buffer enable
EXT_RESET_N ---- filtre/ESD ---- open drain --+
FTDI BDBUS4 -------------------- open drain --+---- FPGA_CRESET_N
power-valid -------------------- open drain --+
Kullanıcı veya FTDI reseti yalnızca CRESET_N'i etkiler; power-good durumunu bozmaz. Bu nedenle raylar sağlıklıyken FPGA reset altında tutulsa bile JTAG erişimi korunur.
Hızlı başlangıç
KiCad 10 ve KiCad'in pcbnew modülünü içeren sistem Python'u gereklidir.
python3 -m pip install -r requirements.txt
python3 scripts/generate_footprints.py
python3 scripts/generate_kicad.py
python3 scripts/generate_design_tables.py
/usr/bin/python3 scripts/generate_pcb.py
Routing, aynı kaynaklardan tekrar üretilebilen aşamalı bir akıştır. Sırayla BGA escape, plane bağlantıları, buck güç katı, yerel güç tamamlama, sinyal autorouting ve denetlenmiş RF/USB geometrisi uygulanır:
/usr/bin/python3 scripts/preroute_bga.py
/usr/bin/python3 scripts/stitch_plane_pads.py
/usr/bin/python3 scripts/route_power_stage.py
/usr/bin/python3 scripts/route_local_power.py
Devamı ve autorouter komutları için routing akışı.
Kontrol:
kicad-cli sch erc --severity-all \
-o outputs/erc_final_reset.rpt hardware/board.kicad_sch
kicad-cli pcb drc --severity-all \
-o outputs/drc_final_placement.rpt hardware/board.kicad_pcb
Güncel placement kontrolünde ERC 0 ihlaldir. DRC'deki 12 isolated_copper
uyarısı ve 499 açık bağlantı, kartın henüz route edilmemiş olmasından
kaynaklanır; üretim öncesi kabul edilebilir final sonuç değildir.
Kaynakların önceliği
scripts/design_data.py: komponentler, pinler ve bağlantılar için tek kaynak.scripts/generate_pcb.py: placement, stackup, zone ve fiziksel PCB kuralları.scripts/generate_design_tables.py: Ti375 pin politikası ve constraint tabloları.hardware/board.kicad_schvehardware/board.kicad_pcb: üretilmiş güncel KiCad dosyaları.outputs/: BOM, kontrol raporları ve inceleme görselleri.
Elle yapılan değişiklikler tekrar üretimde kaybolabileceği için temel bağlantı ve placement kararları önce ilgili Python kaynağına işlenmelidir.
Ayrıntılı dokümanlar
- Donanım mimarisi ve pin kullanımı
- Ana komponent seçimi ve güç/akım kapasiteleri
- MAX2771, SCH16T, QSPI, FTDI ve test noktası bağlantıları
- Ti375 ball, bank, gerilim ve PMOD pin seçimi
- Ayrıntılı güç ağacı, sıralama ve reset davranışı
- Üretim, kontrol ve routing akışı
- Pin tabloları ve türetilmiş veriler
- Güncel çıktılar ve raporların anlamı
- Referans doküman politikası