onur/pcb
1
0
Fork 0
Code Issues Pull Requests Actions Packages Projects Releases Wiki Activity
Files
1218c33aa4c76ed080c092f0d69d5f3dd2ddc37d
pcb/README.md
T
onur 1218c33aa4 Add the fabrication spec and document the RF constraints a reviewer flagged 
Four RF points came back from review. Two were real gaps, two were already
sound but undocumented, and one premise was stale.

Real gap 1 - nothing told the fab this is a controlled-impedance board.
docs/FABRICATION.md now carries the stackup (JLC08161H-3313, layer by layer
with dielectric heights and Er), the two impedance targets (RF50_CPWG 50 ohm at
0.164/0.200 on F.Cu over L2, USB90_DIFF 90 ohm at 0.135/0.150), the process
minima, and an explicit request that the vendor confirm the widths with their
own field solver. It records that JLC models this as
CoatedCoplanarWaveguideWithLowerGnd1B assuming 1.6 mil finished outer copper,
0.6 mil soldermask at Er 3.8 and top width = base - 0.7 mil, and that copper
thickness alone moves this geometry by more than 10 ohm - which is why the
number has to be fixed by the vendor's model rather than ours. It also states
the decision rule: 44 ohm is still 24 dB return loss and not the worst term in
the chain, so the geometry should not be changed unless the vendor reports
below that.

Real gap 2 - the active-antenna requirement was implied everywhere but never
quantified. hardware/README.md and docs/INTERFACES.md now state it plainly:
with both internal LNAs off the mixer input is the first active stage at
10.3 dB NF, so a ~25 dB active antenna gives ~1.65 dB system NF while a passive
antenna puts it above 12 dB and the receiver is unusable. The same section now
explains why the SAW is not optional either.

Documented, not changed - the launch relief. Its ~37 ohm / 30 dB figure is a 2D
quasi-static estimate of a genuinely 3D transition (connector, board edge, pad
overhang) and is now labelled as such, with 3D EM or VNA named as what would
settle it. The unrelieved case was 10.7 ohm / 12 dB, so the improvement holds
regardless of the exact figure.

Documented, not changed - the bias choke. Its 2.1 GHz SRF sits above 1575 MHz,
so the choke is still inductive and the proximity raises |Z| from 554 to about
1270 ohm, which helps a bias tee rather than hurting it. Swept +/-10% on both L
and SRF: |Z| stays above 900 ohm, return loss above 30 dB, insertion loss below
0.003 dB.

Stale premise - the review tied the impedance to "the inconsistent stackup".
That inconsistency was fixed in 791ca5c, and the F.Cu-to-L2 construction that
sets the RF impedance (3313 prepreg, 0.0994 mm, Er 4.1) was in fact identical
in both the old ten-layer and the current eight-layer stacks, so the CPWG
geometry never actually moved.

Co-Authored-By: Claude Opus 5 <noreply@anthropic.com>
Claude-Session: https://claude.ai/code/session_012KaTmCCxCEW4awsmXRNT1d
2026-09-01 18:19:22 +03:00

6.0 KiB
Raw Blame History

Ti375 GNSS / IMU FPGA Kartı

Efinix Ti375C529 FPGA, MAX2771 GNSS alıcısı, Murata SCH16T-K01 IMU ve FT4232H USB debug arayüzünü tek kartta birleştiren 8 katmanlı KiCad 10 tasarımıdır.

Durum: Şema ve placement günceldir; kart henüz route edilmemiştir. Üretime gönderilmeden önce routing, zone fill, final DRC ve üretim dosyası kontrolü tamamlanmalıdır.

Güncel kart görünümü

Kartın özeti

Blok İçerik
FPGA Efinix Ti375C529, 0.8 mm pitch C529 BGA
GNSS MAX2771, GPS L1/L1C aktif anten girişi, 50 ohm CPWG RF hattı
IMU Murata SCH16T-K01, SafeSPI bağlantısı
Debug FT4232H üzerinden hard JTAG, RISC-V JTAG ve iki UART
Genişleme 4 adet Digilent 2x6 PMOD: 2 x 3.3 V, 2 x 1.8 V
Konfigürasyon 1.8 V QSPI flash, CDONE ve CRESET test noktaları
Besleme USB-C veya korumalı harici 5 V; sıralı 0.95/1.8/3.3/3.0 V rayları
Mekanik 155.1 x 90.0 mm, 8 katman, dört montaj deliği

Yapılan temel tasarım kararları

  • Ti375 üzerindeki bütün kullanılabilir pinler konnektöre çıkarılmadı. Yalnızca özel fonksiyonlardan arta kalan 32 GPIO dört PMOD üzerinde kullanıldı.
  • Büyük genel amaçlı header, jumper grubu ve ARM 10-pin hard-JTAG konnektörü kaldırıldı. Gerekli bring-up sinyalleri 15 yerel test noktasına dağıtıldı.
  • FT4232H interface 0/A RISC-V JTAG'a, interface 1/B FPGA hard JTAG'a ayrıldı. FPGA'ya giden debug çıkışları güç-domain izolasyonundan geçer.
  • Hard JTAG TCK, TMS, TDI ve TDO hatlarında FPGA tarafında 10 kohm pull-up bulunur.
  • Harici reset için JST-SH konnektör, kart üstü buton, RC filtre ve ESD koruması eklendi.
  • FTDI reset, harici reset ve power-fault istekleri CRESET_N üzerinde ayrı açık-drenç sürücülerle birleşir. Aktif-düşük mantıkta bu yapı reset isteklerinin OR'lanmasıdır; çıkış çatışması oluşturmaz.
  • Core, 1.8 V, 3.3 V, 3.0 V ve LM3880 sequence sonucu bağımsız olarak izlenir. ALL_FPGA_POWER_OK geçerli olmadan CRESET_N bırakılmaz ve FPGA'ya giden FTDI sürücüleri etkinleşmez.
  • RF ve USB hatları autorouter sonucuna bırakılmaz; son aşamada deterministik, denetlenebilir geometriyle oluşturulur.

Güç ve reset akışı

USB-C / EXT 5 V
       |
      SYS5
       |
   0.95 V core ---- CORE_PG
                       |
                    LM3880
                       +---- 1.8 V ---- PG_1V8
                       +---- 3.3 V ---- PG_3V3
                       +---- FLAG3
                                      |
3.0 V DIG ---- TPS3808 (20 ms) -------+---- ALL_FPGA_POWER_OK
                                                   |
                              +--------------------+---- CRESET_N release
                              +------------------------- FTDI buffer enable

EXT_RESET_N ---- filtre/ESD ---- open drain --+
FTDI BDBUS4 -------------------- open drain --+---- FPGA_CRESET_N
power-valid -------------------- open drain --+

Kullanıcı veya FTDI reseti yalnızca CRESET_N'i etkiler; power-good durumunu bozmaz. Bu nedenle raylar sağlıklıyken FPGA reset altında tutulsa bile JTAG erişimi korunur.

Hızlı başlangıç

KiCad 10 ve KiCad'in pcbnew modülünü içeren sistem Python'u gereklidir.

python3 -m pip install -r requirements.txt
python3 scripts/generate_footprints.py
python3 scripts/generate_kicad.py
python3 scripts/generate_design_tables.py
/usr/bin/python3 scripts/generate_pcb.py

Routing, aynı kaynaklardan tekrar üretilebilen aşamalı bir akıştır. Sırayla BGA escape, plane bağlantıları, buck güç katı, yerel güç tamamlama, sinyal autorouting ve denetlenmiş RF/USB geometrisi uygulanır:

/usr/bin/python3 scripts/preroute_bga.py
/usr/bin/python3 scripts/stitch_plane_pads.py
/usr/bin/python3 scripts/route_power_stage.py
/usr/bin/python3 scripts/route_local_power.py

Devamı ve autorouter komutları için routing akışı.

Kontrol:

kicad-cli sch erc --severity-all \
  -o outputs/erc_final_reset.rpt hardware/board.kicad_sch
kicad-cli pcb drc --severity-all \
  -o outputs/drc_final_placement.rpt hardware/board.kicad_pcb

Güncel placement kontrolünde ERC 0 ihlaldir. DRC'deki 21 isolated_copper uyarısı ve 499 açık bağlantı, kartın henüz route edilmemiş olmasından kaynaklanır; üretim öncesi kabul edilebilir final sonuç değildir. Sayının yüksek olmasının nedeni, sekiz katmanda iki büyük I/O rayının kendi plane katmanı olmaması ve L6/B.Cu üzerinde ada olarak taşınmasıdır; route edilmemiş kartta bu adaları henüz hiçbir şey birleştirmez. Route edilmiş kartta isolated_copper sayısı sıfırdır.

Kaynakların önceliği

  1. scripts/design_data.py: komponentler, pinler ve bağlantılar için tek kaynak.
  2. scripts/generate_pcb.py: placement, stackup, zone ve fiziksel PCB kuralları.
  3. scripts/generate_design_tables.py: Ti375 pin politikası ve constraint tabloları.
  4. hardware/board.kicad_sch ve hardware/board.kicad_pcb: üretilmiş güncel KiCad dosyaları.
  5. outputs/: BOM, kontrol raporları ve inceleme görselleri.

Elle yapılan değişiklikler tekrar üretimde kaybolabileceği için temel bağlantı ve placement kararları önce ilgili Python kaynağına işlenmelidir.

Ayrıntılı dokümanlar

Reference in New Issue View Git Blame Copy Permalink