onur
af7c43b2a8
The Ti375 fanout could not be resolved with three routing layers, so L5 stops being a dedicated 1.8-V plane and becomes a signal layer. No rail owns a whole layer any more: the supplies are split into zone islands on L4 and L6, L2 and L7 stay solid and completely unrouted, and F.Cu, L3, L5 and B.Cu are all available for signals. Routing is staged rather than handed to the autorouter wholesale. The BGA escape, the buck high-current loops, plane stitching and the local power completion all run first and are locked; Freerouting then sees only the ordinary digital classes, with everything else present as fixed copper. finalize_routing.py installs the audited RF and USB geometry and closes whatever the autorouter left. Four bugs behind the routing failures, all of them the same shape - a layer list written down instead of read from the board, which was correct while L5 was a plane and silently wrong afterwards: - export_routing_stage.py emitted via keepouts for three layers only, so every existing via was invisible to the router on L5. It drove traces straight through them: 102 shorting_items in DRC. - route_local_power.py never used L5 at all, and picked up escape vias on two layers instead of all four. - add_rf_ground() judged fence positions against vias and pads but not tracks. It runs after the session import, when that region already has routed copper, and dropped a ground via on top of a signal trace. route_local_power.py also grew a via cloud on every rail: reaching a plane counted as progress even when it merged nothing, so the same pad collected a via per pass, 0.4 mm further out each time. Progress is now measured by the group count actually falling, and groups already sitting on their plane are skipped. That removed 404 redundant vias. The MAX2771 PLL loop filter was spread across three corners of the package, which forced the charge-pump node onto an inner layer under the GPS front end. All three parts now sit in the pocket at U21's north-west corner and the net stays on F.Cu. A permanent RF_NO_DIGITAL area plus a scoped rule keeps that region free of non-power copper on L3/L5/L6/B.Cu, and the local router enforces the same restriction, since it is the one stage that runs after the temporary keepout is deleted. Also enables the solder-mask bridge check that was switched off board-wide; the board passes it with no violations. Final board: DRC clean - no shorts, clearance, disallowed-item or dangling-copper violations - with 26 unconnected endpoints left. Routing is spread 37% L3, 27% F.Cu, 26% L5, 10% B.Cu over 6548 mm and 971 vias. Co-Authored-By: Claude Opus 5 <noreply@anthropic.com>
Donanım mimarisi
Ana dosyalar
board.kicad_sch: güncel hiyerarşik KiCad 10 şeması.board.kicad_pcb: güncel, placed fakat unrouted PCB.board.kicad_pro: net-class, diff-pair ve proje ayarları.board.kicad_dru: üreticiye ve kontrollü empedansa özgü DRC kuralları.board.kicad_symveboard.pretty/: projeye özel sembol ve footprintler.
board_prerouted, board_plane_stitched, board_power_routed,
board_power_local ve board_routed dosyaları scriptlerle yeniden üretilen
ara çalışma ürünleridir; kalıcı kararların kaynağı ilgili scriptler ve
board.kicad_pcb dosyasıdır.
Güç mimarisi
- USB-C VBUS veya harici 5 V koruma ve power-path devresinden sonra
SYS5rayını oluşturur. - TPS6287B15, FPGA core/VCCA/VDD_SOC için 0.95 V üretir.
CORE_PG, LM3880 sıralayıcıyı başlatır.- LM3880 önce TPS62867 1.8 V rayını, ardından TPS62867 3.3 V rayını etkinleştirir.
- 3.3 V üzerinden MAX2771 ve ilgili FPGA bankları için ayrı düşük gürültülü 3.0 V LDO'lar beslenir.
- TPS3808,
VCC3V0_DIGrayını izler ve geçerli olduktan sonra 20 ms gecikmeyle power-good verir. - Core PG, 1.8 V PG, 3.3 V PG, TPS3808 sonucu ve LM3880 FLAG3,
ALL_FPGA_POWER_OKmantığında birlikte doğrulanır.
FPGA besleme rayları:
| Ray | Görev |
|---|---|
VCC0V95 |
FPGA core, VCCA ve SoC çekirdeği |
VCC1V8 |
VCCAUX, konfigürasyon/flash ve 1.8 V HSIO bankları |
VCC3V3 |
3.3 V FPGA I/O bankları ve çevre birimleri |
VCC3V0_DIG |
MAX2771 dijital ve ilgili 3.0 V FPGA bankı |
VCC3V0_RF |
MAX2771 analog RF beslemesi |
VCC3V0_CLK |
Düşük gürültülü saat beslemesi |
VCC3V3_AUX |
Her zaman açık supervisor ve USB debug mantığı |
Reset mimarisi
FPGA_CRESET_N, 1.8 V'a pull-up edilen aktif-düşük konfigürasyon resetidir.
Aşağıdaki üç bağımsız SN74LVC1G07 açık-drenç yolu bu hattı yalnızca aşağı
çekebilir:
- FT4232H interface 1
BDBUS4yazılım reset isteği. ALL_FPGA_POWER_OKgeçersiz olduğunda power-fault reseti.- Filtrelenmiş kart üstü buton veya
J4 EXT RESET_Nharici reset isteği.
J4 harici kaynağı aktif-düşük open-drain/contact-closure kullanımına göre
tasarlanmıştır. Harici pine gerilim uygulanmamalı; pin GND'ye çekilmelidir.
JTAG ve USB debug
| FT4232H arayüzü | Görev | Sinyaller |
|---|---|---|
| Interface 0 / A | RISC-V JTAG | ADBUS0..3 |
| Interface 1 / B | FPGA hard JTAG | BDBUS0..3 |
| Interface 1 / BDBUS4 | FPGA reset | Aktif-düşük reset isteği |
| Interface 2 / C | UART0 | TX/RX |
| Interface 3 / D | UART1 ve debug GPIO | TX/RX/DBG |
FTDI her zaman açık yardımcı raydan beslenir. FPGA'ya doğru sürülen sinyaller
FPGA 3.3 V rayından beslenen Ioff özellikli bufferlardan geçer. Bu bufferların
enable girişi yalnızca ALL_FPGA_POWER_OK geçerliyken açılır; kapalı FPGA I/O
pinlerinin debug arayüzü üzerinden back-power edilmesi engellenir.
Hard JTAG TCK/TMS/TDI/TDO ve RISC-V JTAG sinyallerinde 10 kohm idle pull-up, seri hatlarda 33 ohm kaynak sönümleme dirençleri bulunur. Ayrı ARM/JTAG headerı yoktur.
PMOD ve FPGA pin politikası
JPMOD1,JPMOD2: Digilent 2x6, 3.3 V.JPMOD3,JPMOD4: Digilent 2x6, 1.8 V.- Her PMOD'da 8 GPIO, 2 GND ve 2 besleme pini vardır.
- Konfigürasyon, PLL feedback, özel clock ve kartta kullanılan MAX2771/IMU pinleri PMOD tahsisine dahil edilmez.
- Kesin ball/net eşlemesi
../docs/ti375_pinout.csvdosyasındadır.
RF ve yüksek hızlı routing kuralları
- RF katı üst katmanda, JLC08161H-3313 stackup için 0.164 mm genişlik ve 0.200 mm coplanar GND aralığıyla 50 ohm CPWG olarak tasarlanır.
- SMA, ESD, bias-tee, SAW ve MAX2771 MIXIN_HI arasındaki RF güzergâhında dijital route veya via kullanılmaz.
- USB2 diferansiyel çift 0.135 mm hat ve 0.150 mm coupled gap kuralındadır.
- RF ve USB geometrisi
scripts/finalize_routing.pytarafından deterministik olarak kurulur; bu netler autorouter'a hiç verilmez. Yerlerini routing boyuncaTEMP_RF_LINEveTEMP_USB_*koridor rule area'ları tutar; bunlar F.Cu dahil bütün bakır katmanlarını kapsar ve finalde silinir. - GPS ön ucunun altında kalıcı bir
RF_NO_DIGITALrule area'sı vardır (L3, L5, L6, B.Cu). Kendisi bakır yasaklamaz;board.kicad_druiçindeki kural POWER dışı net sınıflarına track ve via yasağı koyar. Böylece ground stitching ve MAX2771'in kendi besleme inişleri geçebilirken, RF hattının altına veya hemen yanına sonradan elle bir digital hat çekilmesi DRC hatası olur. - L2 ve L7 kesintisiz GND referans katmanlarıdır ve hiçbir şey route edilmez; dört routing katmanının her birinin komşusunda bir tanesi bulunur.
- Hiçbir ray tek başına bir katman harcamaz. DC güç L4 ve L6'ya bölünmüş zone
adaları olarak dağıtılır: L4 çekirdek, 5 V giriş, always-on yardımcı ray ve
dört adet 3.0 V ön uç rayını; L6 iki büyük FPGA I/O rayını (
VCC3V3zemin,VCC1V8kendi yüklerinin üstünde oyulmuş) taşır. - Bu sayede F.Cu, L3, L5 ve B.Cu dört sinyal katmanı olarak kalır. Ti375'in fanout'u üç iç/alt katmana (L3, L5, B.Cu) dağıtılır, F.Cu ise BGA escape'i ve RF ön ucunu taşır.
- Plane'i olmayan küçük raylar ve plane adasının dışında kalan güç pad'leri
scripts/route_local_power.pytarafından kilitli, 45 derecelik kısa yollarla tamamlanır. Bu iş autorouter'a bırakılmaz.
Güç dağıtımı kuralı
Güç raylarının hiçbiri autorouter'a verilmez. Sırasıyla plane, plane stitching
ve route_local_power.py kullanılır; ancak plane'i olmayan küçük raylar
(FTDI_1V8, FTDI_VPHY, FTDI_VPLL, VBUS_RAW, USB5_PROT, EXT5_PROT,
ANT_BIAS_SW) --extra-nets ile sinyal katına dahil edilir. Bunun nedeni
Specctra DSN'inin plane içermemesidir: GND veya VCC3V3 autorouter'a
verilseydi, plane'in zaten birleştirdiği yüzlerce pad'i trace ile bağlamaya
çalışırdı.
board.kicad_pcb üzerindeki TEMP_ rule area'ları yalnızca routing süresince
vardır ve finalize_routing.py tarafından silinir. RF bölgesindeki GND pad'leri
ile USB koridorundaki güç pad'leri de bu nedenle ancak final aşamada bağlanır.
Üretime çıkış şartı
Routing akışı tamamlandıktan sonra zone'lar doldurulmalı; ERC, DRC, schematic parity, Gerber ve drill incelemesi tekrar yapılmalıdır. Final kartta açık bağlantı, short, clearance ve isolated copper kabul edilmez; RF uzunlukları, USB eşleşmesi, güç loopları ve return path görsel olarak da incelenmelidir.