onur
af7c43b2a8
The Ti375 fanout could not be resolved with three routing layers, so L5 stops being a dedicated 1.8-V plane and becomes a signal layer. No rail owns a whole layer any more: the supplies are split into zone islands on L4 and L6, L2 and L7 stay solid and completely unrouted, and F.Cu, L3, L5 and B.Cu are all available for signals. Routing is staged rather than handed to the autorouter wholesale. The BGA escape, the buck high-current loops, plane stitching and the local power completion all run first and are locked; Freerouting then sees only the ordinary digital classes, with everything else present as fixed copper. finalize_routing.py installs the audited RF and USB geometry and closes whatever the autorouter left. Four bugs behind the routing failures, all of them the same shape - a layer list written down instead of read from the board, which was correct while L5 was a plane and silently wrong afterwards: - export_routing_stage.py emitted via keepouts for three layers only, so every existing via was invisible to the router on L5. It drove traces straight through them: 102 shorting_items in DRC. - route_local_power.py never used L5 at all, and picked up escape vias on two layers instead of all four. - add_rf_ground() judged fence positions against vias and pads but not tracks. It runs after the session import, when that region already has routed copper, and dropped a ground via on top of a signal trace. route_local_power.py also grew a via cloud on every rail: reaching a plane counted as progress even when it merged nothing, so the same pad collected a via per pass, 0.4 mm further out each time. Progress is now measured by the group count actually falling, and groups already sitting on their plane are skipped. That removed 404 redundant vias. The MAX2771 PLL loop filter was spread across three corners of the package, which forced the charge-pump node onto an inner layer under the GPS front end. All three parts now sit in the pocket at U21's north-west corner and the net stays on F.Cu. A permanent RF_NO_DIGITAL area plus a scoped rule keeps that region free of non-power copper on L3/L5/L6/B.Cu, and the local router enforces the same restriction, since it is the one stage that runs after the temporary keepout is deleted. Also enables the solder-mask bridge check that was switched off board-wide; the board passes it with no violations. Final board: DRC clean - no shorts, clearance, disallowed-item or dangling-copper violations - with 26 unconnected endpoints left. Routing is spread 37% L3, 27% F.Cu, 26% L5, 10% B.Cu over 6548 mm and 971 vias. Co-Authored-By: Claude Opus 5 <noreply@anthropic.com>
Ti375 GNSS / IMU FPGA Kartı
Efinix Ti375C529 FPGA, MAX2771 GNSS alıcısı, Murata SCH16T-K01 IMU ve FT4232H USB debug arayüzünü tek kartta birleştiren 8 katmanlı KiCad 10 tasarımıdır.
Durum: Şema ve placement günceldir; kart henüz route edilmemiştir. Üretime gönderilmeden önce routing, zone fill, final DRC ve üretim dosyası kontrolü tamamlanmalıdır.
Kartın özeti
| Blok | İçerik |
|---|---|
| FPGA | Efinix Ti375C529, 0.8 mm pitch C529 BGA |
| GNSS | MAX2771, GPS L1/L1C aktif anten girişi, 50 ohm CPWG RF hattı |
| IMU | Murata SCH16T-K01, SafeSPI bağlantısı |
| Debug | FT4232H üzerinden hard JTAG, RISC-V JTAG ve iki UART |
| Genişleme | 4 adet Digilent 2x6 PMOD: 2 x 3.3 V, 2 x 1.8 V |
| Konfigürasyon | 1.8 V QSPI flash, CDONE ve CRESET test noktaları |
| Besleme | USB-C veya korumalı harici 5 V; sıralı 0.95/1.8/3.3/3.0 V rayları |
| Mekanik | 155.1 x 90.0 mm, 8 katman, dört montaj deliği |
Yapılan temel tasarım kararları
- Ti375 üzerindeki bütün kullanılabilir pinler konnektöre çıkarılmadı. Yalnızca özel fonksiyonlardan arta kalan 32 GPIO dört PMOD üzerinde kullanıldı.
- Büyük genel amaçlı header, jumper grubu ve ARM 10-pin hard-JTAG konnektörü kaldırıldı. Gerekli bring-up sinyalleri 15 yerel test noktasına dağıtıldı.
- FT4232H interface 0/A RISC-V JTAG'a, interface 1/B FPGA hard JTAG'a ayrıldı. FPGA'ya giden debug çıkışları güç-domain izolasyonundan geçer.
- Hard JTAG TCK, TMS, TDI ve TDO hatlarında FPGA tarafında 10 kohm pull-up bulunur.
- Harici reset için JST-SH konnektör, kart üstü buton, RC filtre ve ESD koruması eklendi.
- FTDI reset, harici reset ve power-fault istekleri CRESET_N üzerinde ayrı açık-drenç sürücülerle birleşir. Aktif-düşük mantıkta bu yapı reset isteklerinin OR'lanmasıdır; çıkış çatışması oluşturmaz.
- Core, 1.8 V, 3.3 V, 3.0 V ve LM3880 sequence sonucu bağımsız olarak izlenir.
ALL_FPGA_POWER_OKgeçerli olmadan CRESET_N bırakılmaz ve FPGA'ya giden FTDI sürücüleri etkinleşmez. - RF ve USB hatları autorouter sonucuna bırakılmaz; son aşamada deterministik, denetlenebilir geometriyle oluşturulur.
Güç ve reset akışı
USB-C / EXT 5 V
|
SYS5
|
0.95 V core ---- CORE_PG
|
LM3880
+---- 1.8 V ---- PG_1V8
+---- 3.3 V ---- PG_3V3
+---- FLAG3
|
3.0 V DIG ---- TPS3808 (20 ms) -------+---- ALL_FPGA_POWER_OK
|
+--------------------+---- CRESET_N release
+------------------------- FTDI buffer enable
EXT_RESET_N ---- filtre/ESD ---- open drain --+
FTDI BDBUS4 -------------------- open drain --+---- FPGA_CRESET_N
power-valid -------------------- open drain --+
Kullanıcı veya FTDI reseti yalnızca CRESET_N'i etkiler; power-good durumunu bozmaz. Bu nedenle raylar sağlıklıyken FPGA reset altında tutulsa bile JTAG erişimi korunur.
Hızlı başlangıç
KiCad 10 ve KiCad'in pcbnew modülünü içeren sistem Python'u gereklidir.
python3 -m pip install -r requirements.txt
python3 scripts/generate_footprints.py
python3 scripts/generate_kicad.py
python3 scripts/generate_design_tables.py
/usr/bin/python3 scripts/generate_pcb.py
Routing, aynı kaynaklardan tekrar üretilebilen aşamalı bir akıştır. Sırayla BGA escape, plane bağlantıları, buck güç katı, yerel güç tamamlama, sinyal autorouting ve denetlenmiş RF/USB geometrisi uygulanır:
/usr/bin/python3 scripts/preroute_bga.py
/usr/bin/python3 scripts/stitch_plane_pads.py
/usr/bin/python3 scripts/route_power_stage.py
/usr/bin/python3 scripts/route_local_power.py
Devamı ve autorouter komutları için routing akışı.
Kontrol:
kicad-cli sch erc --severity-all \
-o outputs/erc_final_reset.rpt hardware/board.kicad_sch
kicad-cli pcb drc --severity-all \
-o outputs/drc_final_placement.rpt hardware/board.kicad_pcb
Güncel placement kontrolünde ERC 0 ihlaldir. DRC'deki 12 isolated_copper
uyarısı ve 499 açık bağlantı, kartın henüz route edilmemiş olmasından
kaynaklanır; üretim öncesi kabul edilebilir final sonuç değildir.
Kaynakların önceliği
scripts/design_data.py: komponentler, pinler ve bağlantılar için tek kaynak.scripts/generate_pcb.py: placement, stackup, zone ve fiziksel PCB kuralları.scripts/generate_design_tables.py: Ti375 pin politikası ve constraint tabloları.hardware/board.kicad_schvehardware/board.kicad_pcb: üretilmiş güncel KiCad dosyaları.outputs/: BOM, kontrol raporları ve inceleme görselleri.
Elle yapılan değişiklikler tekrar üretimde kaybolabileceği için temel bağlantı ve placement kararları önce ilgili Python kaynağına işlenmelidir.
Ayrıntılı dokümanlar
- Donanım mimarisi ve pin kullanımı
- Ana komponent seçimi ve güç/akım kapasiteleri
- MAX2771, SCH16T, QSPI, FTDI ve test noktası bağlantıları
- Ti375 ball, bank, gerilim ve PMOD pin seçimi
- Ayrıntılı güç ağacı, sıralama ve reset davranışı
- Üretim, kontrol ve routing akışı
- Pin tabloları ve türetilmiş veriler
- Güncel çıktılar ve raporların anlamı
- Referans doküman politikası