pcb/hardware/README.md

# Donanım mimarisi

## Ana dosyalar

- `board.kicad_sch`: güncel hiyerarşik KiCad 10 şeması.
- `board.kicad_pcb`: güncel, placed fakat unrouted PCB.
- `board.kicad_pro`: net-class, diff-pair ve proje ayarları.
- `board.kicad_dru`: üreticiye ve kontrollü empedansa özgü DRC kuralları.
- `board.kicad_sym` ve `board.pretty/`: projeye özel sembol ve footprintler.

`board_prerouted`, `board_plane_stitched`, `board_power_routed`,
`board_power_local` ve `board_routed` dosyaları scriptlerle yeniden üretilen
ara çalışma ürünleridir; kalıcı kararların kaynağı ilgili scriptler ve
`board.kicad_pcb` dosyasıdır.

## Güç mimarisi

1. Dedike USB-C güç girişi J7'nin VBUS'ı veya harici 5 V girişi J3, koruma ve
   power-path devresinden sonra `SYS5` rayını oluşturur; ikisi aynı anda
   bağlıysa TPS2121 yalnızca birini seçer, asla toplanmaz. JTAG/UART debug
   portu J1 bu yola hiç dahil değildir ve SYS5'i beslemez.
2. TPS6287B15, FPGA core/VCCA/VDD_SOC için 0.95 V üretir.
3. `CORE_PG`, LM3880 sıralayıcıyı başlatır.
4. LM3880 önce TPS62867 1.8 V rayını, ardından TPS62867 3.3 V rayını etkinleştirir.
5. 3.3 V üzerinden MAX2771 ve ilgili FPGA bankları için ayrı düşük gürültülü
   3.0 V LDO'lar beslenir.
6. TPS3808, `VCC3V0_DIG` rayını izler ve geçerli olduktan sonra 20 ms gecikmeyle
   power-good verir.
7. Core PG, 1.8 V PG, 3.3 V PG, TPS3808 sonucu ve LM3880 FLAG3,
   `ALL_FPGA_POWER_OK` mantığında birlikte doğrulanır.

FPGA besleme rayları:

| Ray | Görev |
|---|---|
| `VCC0V95` | FPGA core, VCCA ve SoC çekirdeği |
| `VCC1V8` | VCCAUX, konfigürasyon/flash ve 1.8 V HSIO bankları |
| `VCC3V3` | 3.3 V FPGA I/O bankları ve çevre birimleri |
| `VCC3V0_DIG` | MAX2771 dijital ve ilgili 3.0 V FPGA bankı |
| `VCC3V0_RF` | MAX2771 analog RF beslemesi |
| `VCC3V0_CLK` | Düşük gürültülü saat beslemesi |
| `VCC3V3_AUX` | Her zaman açık supervisor ve USB debug mantığı |

## Reset mimarisi

`FPGA_CRESET_N`, 1.8 V'a pull-up edilen aktif-düşük konfigürasyon resetidir.
Aşağıdaki üç bağımsız SN74LVC1G07 açık-drenç yolu bu hattı yalnızca aşağı
çekebilir:

- FT4232H interface 1 `BDBUS4` yazılım reset isteği.
- `ALL_FPGA_POWER_OK` geçersiz olduğunda power-fault reseti.
- Filtrelenmiş kart üstü buton veya `J4 EXT RESET_N` harici reset isteği.

`J4` harici kaynağı aktif-düşük open-drain/contact-closure kullanımına göre
tasarlanmıştır. Harici pine gerilim uygulanmamalı; pin GND'ye çekilmelidir.

## JTAG ve USB debug

| FT4232H arayüzü | Görev | Sinyaller |
|---|---|---|
| Interface 0 / A | RISC-V JTAG | ADBUS0..3 |
| Interface 1 / B | FPGA hard JTAG | BDBUS0..3 |
| Interface 1 / BDBUS4 | FPGA reset | Aktif-düşük reset isteği |
| Interface 2 / C | UART0 | TX/RX |
| Interface 3 / D | UART1 ve debug GPIO | TX/RX/DBG |

FTDI her zaman açık yardımcı raydan beslenir. FPGA'ya doğru sürülen sinyaller
FPGA 3.3 V rayından beslenen Ioff özellikli bufferlardan geçer. Bu bufferların
enable girişi yalnızca `ALL_FPGA_POWER_OK` geçerliyken açılır; kapalı FPGA I/O
pinlerinin debug arayüzü üzerinden back-power edilmesi engellenir.

Hard JTAG TCK/TMS/TDI/TDO ve RISC-V JTAG sinyallerinde 10 kohm idle pull-up,
seri hatlarda 33 ohm kaynak sönümleme dirençleri bulunur. Ayrı ARM/JTAG headerı
yoktur.

## PMOD ve FPGA pin politikası

- `JPMOD1`, `JPMOD2`: Digilent 2x6, 3.3 V.
- `JPMOD3`, `JPMOD4`: Digilent 2x6, 1.8 V.
- Her PMOD'da 8 GPIO, 2 GND ve 2 besleme pini vardır.
- Konfigürasyon, PLL feedback, özel clock ve kartta kullanılan MAX2771/IMU
  pinleri PMOD tahsisine dahil edilmez.
- Kesin ball/net eşlemesi `../docs/ti375_pinout.csv` dosyasındadır.

## RF ve yüksek hızlı routing kuralları

- RF katı üst katmanda, JLC08161H-3313 stackup için 0.164 mm genişlik ve
  0.200 mm coplanar GND aralığıyla 50 ohm CPWG olarak tasarlanır.
- SMA, ESD, bias-tee, SAW ve MAX2771 MIXIN_HI arasındaki RF güzergâhında dijital
  route veya via kullanılmaz.
- USB2 diferansiyel çift 0.135 mm hat ve 0.150 mm coupled gap kuralındadır.
- RF ve USB geometrisi `scripts/finalize_routing.py` tarafından deterministik
  olarak kurulur; bu netler autorouter'a hiç verilmez. Yerlerini routing
  boyunca `TEMP_RF_LINE` ve `TEMP_USB_*` koridor rule area'ları tutar; bunlar
  F.Cu dahil bütün bakır katmanlarını kapsar ve finalde silinir.
- RF hattının koridorunun altında kalıcı bir `RF_NO_DIGITAL` rule area'sı
  vardır (L3, L5, L6, B.Cu). Kendisi bakır yasaklamaz; `board.kicad_dru`
  içindeki kural POWER dışı net sınıflarına track ve via yasağı koyar. Böylece
  ground stitching ve MAX2771'in kendi besleme inişleri geçebilirken, RF
  hattının altına veya hemen yanına sonradan elle bir digital hat çekilmesi DRC
  hatası olur.
- Alan (152, 36)-(174.5, 43.7) koridorudur; `generate_pcb.py`'nin `TEMP_RF_LINE`
  olarak ayırdığı koridorun aynısı. RF bakırı y <= 42.6'da kaldığı için 1.1 mm
  açık kalır. Alan bilerek MAX2771'in dijital pin sıralarında (y = 44.5 .. 47.4)
  durur: o pinlerin FPGA'ya ulaşması gerekir ve alan onların üstüne
  uzatıldığında hepsi yalnız F.Cu'ya sıkışıyor, sığmıyordu. RF dönüş yolu zaten
  bu alan tarafından değil, üzerinde hiç route edilmeyen L2/L7 GND plane'leri
  tarafından garanti edilir.
- L2 ve L7 kesintisiz GND referans katmanlarıdır ve hiçbir şey route edilmez;
  dört routing katmanının her birinin komşusunda bir tanesi bulunur.
- Hiçbir ray tek başına bir katman harcamaz. DC güç L4 ve L6'ya bölünmüş zone
  adaları olarak dağıtılır: L4 çekirdek, 5 V giriş, always-on yardımcı ray ve
  dört adet 3.0 V ön uç rayını; L6 iki büyük FPGA I/O rayını (`VCC3V3` zemin,
  `VCC1V8` kendi yüklerinin üstünde oyulmuş) taşır.
- Bu sayede F.Cu, L3, L5 ve B.Cu dört sinyal katmanı olarak kalır. Ti375'in
  fanout'u üç iç/alt katmana (L3, L5, B.Cu) dağıtılır, F.Cu ise BGA escape'i ve
  RF ön ucunu taşır.
- Plane'i olmayan küçük raylar ve plane adasının dışında kalan güç pad'leri
  `scripts/route_local_power.py` tarafından kilitli, 45 derecelik kısa yollarla
  tamamlanır. Bu iş autorouter'a bırakılmaz.
- Ti375 escape alanı içinde bakır, kartın geri kalanının zaten kullandığı
  0.10 mm clearance'ta çalışır (`Ti375 escape field copper clearance` kuralı,
  her iki nesne de U1 courtyard'ının içindeyken). 0.8 mm pitch, iki komşu
  0.45 mm dogbone via arasında 0.35 mm bırakır; CLOCK sınıfının 0.15 mm'si
  orada bir clock balını paketten hiç çıkaramaz. Clock trunk, courtyard'ın
  dışına çıkar çıkmaz 0.15 mm genişlik ve clearance'ına döner.
- Escape alanının içinde kalan kısa güç inişleri 0.10 mm'dir; en kötü hâlde
  (VCC3V0_DIG bank besleme balı) uçtan uca yaklaşık 150 mOhm eder, 100 mA'de
  15 mV. Bu balların yanında yerel decoupling vardır.

## Güç dağıtımı kuralı

Güç raylarının hiçbiri autorouter'a verilmez. Sırasıyla plane, plane stitching
ve `route_local_power.py` kullanılır; ancak plane'i olmayan küçük raylar
(`FTDI_1V8`, `FTDI_VPHY`, `FTDI_VPLL`, `VBUS_RAW`, `USB5_PROT`, `EXT5_PROT`,
`ANT_BIAS_SW`) `--extra-nets` ile sinyal katına dahil edilir. Bunun nedeni
Specctra DSN'inin plane içermemesidir: `GND` veya `VCC3V3` autorouter'a
verilseydi, plane'in zaten birleştirdiği yüzlerce pad'i trace ile bağlamaya
çalışırdı.

`board.kicad_pcb` üzerindeki `TEMP_` rule area'ları yalnızca routing süresince
vardır ve `finalize_routing.py` tarafından silinir. RF bölgesindeki GND pad'leri
ile USB koridorundaki güç pad'leri de bu nedenle ancak final aşamada bağlanır.

## Üretime çıkış şartı

Routing akışı tamamlandıktan sonra zone'lar doldurulmalı; ERC, DRC, schematic
parity, Gerber ve drill incelemesi tekrar yapılmalıdır. Final kartta açık
bağlantı, short, clearance ve isolated copper kabul edilmez; RF uzunlukları,
USB eşleşmesi, güç loopları ve return path görsel olarak da incelenmelidir.