41 lines
1.8 KiB
Markdown
41 lines
1.8 KiB
Markdown
# Türetilmiş tasarım verileri
|
||
|
||
Bu klasördeki CSV/ISF dosyaları elle düzenlenecek ana tasarım kaynağı değildir;
|
||
`scripts/design_data.py` ve `scripts/generate_design_tables.py` üzerinden tekrar
|
||
üretilir.
|
||
|
||
Okunabilir tasarım dokümanları:
|
||
|
||
- `COMPONENT_SELECTION.md`: ana IC seçimi, besleme ve kapasite sınırları.
|
||
- `INTERFACES.md`: RF, MAX2771, SafeSPI, QSPI, FTDI/USB ve test noktaları.
|
||
- `FPGA_PINOUT.md`: FPGA ball/bank/gerilim ve dört PMOD eşlemesi.
|
||
- `POWER_TREE.md`: giriş power-path, rail sıralaması, supervisor ve reset.
|
||
|
||
| Dosya | Açıklama |
|
||
|---|---|
|
||
| `ti375_c529_package.csv` | Efinity 2025.2 Ti375C529 paket veritabanından çıkarılmış 529 ball kaydı |
|
||
| `ti375_c529_package.meta.json` | Paket verisinin kaynak/sürüm metadatası |
|
||
| `ti375_pinout.csv` | Kartta kullanılan sinyal, ball, bank, VCCIO, I/O standardı ve konnektör eşlemesi |
|
||
| `unused_gpio_inventory.csv` | Kullanılan ve fiziksel olarak boş bırakılan fabric GPIO envanteri |
|
||
| `ti375_pin_constraints.isf` | HDL/Efinity tarafı için pin ve I/O standardı constraintleri |
|
||
| `max2771_registers.csv` | Kartın MAX2771 başlangıç register görüntüsü |
|
||
|
||
Yeniden üretmek için:
|
||
|
||
```bash
|
||
python3 scripts/generate_design_tables.py
|
||
```
|
||
|
||
Script aşağıdaki koşulları doğrular:
|
||
|
||
- Paket kaynağında tam 529 benzersiz ball bulunması.
|
||
- Dedicated TCK/TMS/TDI/TDO, CRESET_N, CDONE ve JTAG_VCCIO_SEL adları.
|
||
- Seçilen bankın istenen 3.3 V, 3.0 V veya 1.8 V I/O standardını desteklemesi.
|
||
- PMOD tahsislerinde konfigürasyon/PLL/clock özel fonksiyonlarının yanlışlıkla
|
||
kullanılmaması.
|
||
- MAX2771 ve SCH16T için ayrılmış pinlerle PMOD çakışması olmaması.
|
||
|
||
Hard JTAG yalnızca kart üzerindeki FT4232H interface 1 üzerinden erişilir;
|
||
harici ARM/JTAG headerı yoktur. `FPGA_CRESET_N`, açık-drenç power/FTDI/harici
|
||
reset fan-in'i olarak belgelenmiştir.
|