onur/pcb

Files

T

onur af7c43b2a8 Restack to four signal layers and route the board

The Ti375 fanout could not be resolved with three routing layers, so L5
stops being a dedicated 1.8-V plane and becomes a signal layer.  No rail
owns a whole layer any more: the supplies are split into zone islands on
L4 and L6, L2 and L7 stay solid and completely unrouted, and F.Cu, L3, L5
and B.Cu are all available for signals.

Routing is staged rather than handed to the autorouter wholesale.  The
BGA escape, the buck high-current loops, plane stitching and the local
power completion all run first and are locked; Freerouting then sees only
the ordinary digital classes, with everything else present as fixed
copper.  finalize_routing.py installs the audited RF and USB geometry and
closes whatever the autorouter left.

Four bugs behind the routing failures, all of them the same shape - a
layer list written down instead of read from the board, which was correct
while L5 was a plane and silently wrong afterwards:

- export_routing_stage.py emitted via keepouts for three layers only, so
  every existing via was invisible to the router on L5.  It drove traces
  straight through them: 102 shorting_items in DRC.
- route_local_power.py never used L5 at all, and picked up escape vias on
  two layers instead of all four.
- add_rf_ground() judged fence positions against vias and pads but not
  tracks.  It runs after the session import, when that region already has
  routed copper, and dropped a ground via on top of a signal trace.

route_local_power.py also grew a via cloud on every rail: reaching a
plane counted as progress even when it merged nothing, so the same pad
collected a via per pass, 0.4 mm further out each time.  Progress is now
measured by the group count actually falling, and groups already sitting
on their plane are skipped.  That removed 404 redundant vias.

The MAX2771 PLL loop filter was spread across three corners of the
package, which forced the charge-pump node onto an inner layer under the
GPS front end.  All three parts now sit in the pocket at U21's north-west
corner and the net stays on F.Cu.  A permanent RF_NO_DIGITAL area plus a
scoped rule keeps that region free of non-power copper on L3/L5/L6/B.Cu,
and the local router enforces the same restriction, since it is the one
stage that runs after the temporary keepout is deleted.

Also enables the solder-mask bridge check that was switched off
board-wide; the board passes it with no violations.

Final board: DRC clean - no shorts, clearance, disallowed-item or
dangling-copper violations - with 26 unconnected endpoints left.  Routing
is spread 37% L3, 27% F.Cu, 26% L5, 10% B.Cu over 6548 mm and 971 vias.

Co-Authored-By: Claude Opus 5 <noreply@anthropic.com>

2026-08-16 01:41:43 +03:00

9.3 KiB

Raw Blame History

Üretim, doğrulama ve routing akışı

Gereksinimler

KiCad 10.x ve kicad-cli.
KiCad ile aynı sürümden /usr/bin/python3 ve pcbnew modülü.
Python paketleri: pip install -r requirements.txt.
Yoğun sinyal routing aşaması için isteğe bağlı Freerouting 2.3.x.

pcbnew kullanan scriptler sistem Python'u ile çalıştırılmalıdır. Normal Python ortamına yalnızca pip install pcbnew yapmak KiCad ABI uyumluluğunu garanti etmez.

Dosya üretim sırası

Repository kökünden:

python3 scripts/generate_footprints.py
python3 scripts/generate_kicad.py
python3 scripts/generate_design_tables.py
/usr/bin/python3 scripts/generate_pcb.py

Bu sıralama:

Özel footprintleri üretir.
design_data.py üzerinden şema hiyerarşisini ve BOM'u üretir.
Efinity C529 paket verisine karşı pin tablolarını doğrular ve üretir.
8 katmanlı stackup, kurallar, zone'lar ve placement ile PCB'yi üretir.

design_data.py çalıştırıldığında dahili bağlantı assertion'ları da yürütülür:

python3 scripts/design_data.py

Şema ve placement doğrulaması

kicad-cli sch erc --severity-all \
  -o outputs/erc_final_reset.rpt hardware/board.kicad_sch

kicad-cli pcb drc --severity-all \
  -o outputs/drc_final_placement.rpt hardware/board.kicad_pcb

Unrouted placement aşamasında unconnected-pad ve isolated-zone kayıtları beklenir. Clearance, short, courtyard, solder-mask, edge ve footprint hataları beklenmez.

Routing sırası

1. BGA escape

/usr/bin/python3 scripts/preroute_bga.py \
  hardware/board.kicad_pcb hardware/board_prerouted.kicad_pcb

Ti375'in bağlı ball'larına kilitli 0.8 mm pitch dogbone/via escape ekler.

2. Güç katı

/usr/bin/python3 scripts/route_power_stage.py \
  hardware/board_prerouted.kicad_pcb \
  hardware/board_power_routed.kicad_pcb

Autorouter'dan önce aşağıdaki yüksek akım hatlarını deterministik ve kilitli olarak route eder:

TPS6287B15 giriş kapasitörü, SW, indüktör, çıkış kapasitörü ve remote-sense.
TPS62867 1.8 V / 3.3 V giriş-SW-çıkış döngüleri ve plane via dizileri.
Converter bölgesindeki SYS5 dağıtımı ve ana güç geçişleri.

SW node bakırı küçük tutulmalı; feedback/sense hatları SW ve indüktörden uzak, Kelvin bağlantılı götürülmelidir. Autorouter bu kararları vermez.

Bu aşama stitching'den önce gelir. Tersi sırada plane stitching, buck çıkışının geçmesi gereken koridora via bırakıp yüksek akım yolunu kesiyordu.

3. Yerel plane bağlantıları

/usr/bin/python3 scripts/stitch_plane_pads.py \
  hardware/board_power_routed.kicad_pcb \
  hardware/board_plane_stitched.kicad_pcb

Yalnızca altında gerçekten aynı nete ait dolu plane bulunan SMD güç/GND padlerini kısa dogbone ile bağlar. Bu işlem yüksek akım buck loop routinginin yerini tutmaz. RF/USB geçici keepoutlarına through-via koymaz; edge-launch J2 ground bağlantıları final RF ground zone/via-fence aşamasına bırakılır.

4. Yerel güç tamamlama

/usr/bin/python3 scripts/route_local_power.py \
  hardware/board_plane_stitched.kicad_pcb \
  hardware/board_power_local.kicad_pcb --clocks

--clocks clock sınıfını da burada, autorouter başlamadan kapatır; böylece saat hatları sabit bakır olarak DSN'e girer ve router onları bozamaz.

Plane ve plane stitching'in ulaşamadığı güç bağlantılarını tamamlar: adasının hemen dışında kalan pad'ler, plane'i olmayan küçük raylar (FTDI_1V8, IMU_VREGD, anten bias hatları) ve her LDO'nun etrafındaki yerel giriş/çıkış döngüleri. Gerçek connectivity grafiği üzerinde çalışır: ayrık kalan her grup için ya kendi plane'ine via indirir ya da en yakın gruba 45 derecelik yol çeker. Bütün sonuçlar kilitlidir.

İki fazlıdır. Önce bütün raylar için yalnızca plane inişi ve kısa doğrudan yollar denenir; ikinci fazda kalanlar ara nokta üzerinden dolaşabilir. Bu ayrım olmadan listedeki ilk ray, sonraki bir rayın kısa bağlantı için ihtiyaç duyduğu boşluğu uzun yollarla harcar.

Bir grubu kendi plane'ine indirmek, o adada başka grup yoksa grup sayısını düşürmez. Bu yüzden ilerleme, reach_plane'in döndürdüğü değere değil grup sayısının gerçekten azalmasına bakılarak ölçülür ve zaten plane'e bağlı gruplar atlanır. Aksi halde aynı pad çevresinde her turda 0.4 mm daha dışarıda yeni bir via açılır ve ray tek bir pad'in etrafında onlarca gereksiz via'dan oluşan bir "via cloud" ile biter.

Bu aşama güç raylarını autorouter'a bırakmamanın karşılığıdır. Freerouting DSN'de plane göremez; GND ve VCC3V3 gibi rayları ona verseydik yüzlerce pad'i plane yerine trace ile birbirine bağlamaya çalışırdı.

5. Freerouting için sınıf bazlı DSN

/usr/bin/python3 scripts/export_routing_stage.py \
  hardware/board_power_local.kicad_pcb outputs/signal_stage.dsn \
  --classes "Default;BGA_ESCAPE;CLOCK" \
  --extra-nets "ANT_BIAS_SW;EXT5_PROT;FTDI_1V8;FTDI_VPHY;FTDI_VPLL;USB5_PROT;VBUS_RAW" \
  --fixed-copper keepout

--extra-nets, POWER sınıfında olduğu için sınıf filtresine takılan ama plane'i de bulunmayan rayları listeler; yerel tamamlama bunlardan artakalan bağlantıları autorouter'a devreder.

Route edilmeyen netlerin bakırı --fixed-copper keepout ile her parça için bir rule area olarak aktarılır: router o bakırı görmez, yalnızca etrafından dolaşır. --fixed-copper wire alternatifi bakırı kendi netinde (type fix) wire olarak yazar ve netleri network bölümünde pinsiz tanımlar; daha az alan üretir ama bu kartta pass başına yaklaşık dört kat yavaş çalışır.

Buradaki alan sayısı doğrudan yerel güç aşamasının ne kadar bakır bıraktığına bağlıdır: via cloud'lar temizlendikten sonra 4146 keepout 2541'e düştü.

Bundled Freerouting 2.3.0 build'i KiCad 10 DSN clearance değerlerini doğrudan doğru ölçekte okur; clearance değerleri ölçeklenmez. Bu sürüm çok-thread route optimizasyonunun clearance ihlali üretebildiğini kendi logunda bildirir, bu nedenle -mt 1 kullanılır ve sonuç .ses olarak kaydedilir.

.tools/freerouting-2.3.0/app/freerouting-2.3.0-linux-x64/bin/freerouting \
  -de outputs/signal_stage.dsn -do outputs/signal_stage.ses \
  -mp 60 -mt 1 -us Greedy -is prioritized

RF, USB ve güç converter loopları otomatik sonuca bırakılmaz. Bu netler DSN'de hiç yoktur; yerlerini generate_pcb.py içindeki TEMP_ rule area'ları tutar. TEMP_*_BELOW alanları RF ve USB altındaki referans/routing katmanlarını, TEMP_RF_LINE ve TEMP_USB_* koridorları ise finalize_routing.py'nin kuracağı geometrinin F.Cu izini korur. CLOCK sınıfı kendi genişlik/clearance kurallarıyla route edilir ve finalde ayrıca incelenir.

6. Kritik hatları kur ve session'ı sonlandır

/usr/bin/python3 scripts/finalize_routing.py \
  outputs/signal_stage.ses \
  --base hardware/board_power_local.kicad_pcb \
  --output hardware/board_routed.kicad_pcb

Bu işlem Freerouter'ın RF ve USB üzerindeki copperını kaldırır, geçici rule area'ları siler, denetlenmiş RF/USB geometrisini ekler ve RF GND via fence'i kurar. Ardından koridorlar boşaldığı için stitch_plane_pads ve route_local_power bir kez daha çalıştırılır; bu, RF/USB bölgesindeki güç pad'lerinin plane'e ulaşabildiği tek andır. Son olarak plane'lerde island temizliği açılır ve zone'lar doldurulur.

7. Final kontroller

kicad-cli pcb drc --severity-all --schematic-parity --refill-zones \
  --save-board -o outputs/drc_final_routed.rpt \
  hardware/board_routed.kicad_pcb

/usr/bin/python3 scripts/report_routing.py hardware/board_routed.kicad_pcb

DRC "yanlış olan var mı" sorusunu, report_routing.py ise "eksik olan var mı ve bakır kurallarına uyuyor mu" sorusunu yanıtlar: hâlâ birden fazla parçaya bölünmüş netleri, net-class başına gerçekten kullanılan hat genişliğini (Specctra gidiş-dönüşünde sessizce değişebilen değer) ve katman dağılımını listeler.

Final kartta unconnected item, short, clearance, isolated copper veya schematic-parity hatası kabul edilmez. RF uzunlukları, USB eşleşmesi, güç loopları, return path ve test-point erişimi görsel olarak da incelenmelidir.

Script özeti

Script	Görev
`design_data.py`	Tek kaynak komponent/net verisi ve bağlantı assertion'ları
`generate_footprints.py`	Üretici land-patternlerinden özel footprint üretimi
`generate_kicad.py`	Şema, sembol ve BOM üretimi
`generate_design_tables.py`	Ti375 pinout/constraint ve MAX2771 tablo üretimi
`generate_pcb.py`	Stackup, rule, zone ve deterministic placement üretimi
`preroute_bga.py`	Kilitli Ti375 dogbone escape
`stitch_plane_pads.py`	Yerel pad-to-plane bağlantıları
`route_power_stage.py`	Buck yüksek-akım döngüleri ve plane girişleri
`route_local_power.py`	Plane'e ulaşamayan güç bağlantılarının deterministik tamamlanması
`export_routing_stage.py`	Seçili net-class için DSN üretimi
`prepare_freerouting_dsn.py`	Yalnız doğrulanmış farklı router build'leri için opsiyonel DSN clearance ölçekleme
`finalize_routing.py`	SES importu ve denetlenmiş RF/USB geometrisi
`report_routing.py`	Routed kartta eksik bağlantı, hat genişliği ve katman dağılımı raporu

9.3 KiB Raw Blame History Unescape Escape