onur
95609a6b6a
The board now routes end to end. Every net carrying two or more pads is a single connected copper group (216 nets, 1175 pads); kicad-cli reports 0 DRC violations and 0 unconnected items with zones refilled. Freerouting was never the blocker. The 14 remaining opens were three separate defects: 1. Obstacles in route_local_power.py modelled every pad as its axis-aligned bounding box. A 0.8-mm BGA dogbone site sits diagonally between four lands: true clearance 0.1407 mm, but the box test measured 0.4 mm from the box edge and rejected it, so no via could be placed anywhere in the Ti375 escape field. Replaced with an exact rounded-rectangle model, validated against KiCad's own SHAPE::Collide to 0.00 um over 14850 samples. Same 0 DRC and one fewer unconnected at the route_local_power stage. 2. CLOCK's 0.15-mm clearance cannot physically escape the BGA: two adjacent 0.45-mm dogbone vias on 0.8-mm pitch leave a 0.35-mm channel and a 0.10-mm trace needs 0.40 mm. HARD_TCK and MAX_SCLK could never leave the package. New rule "Ti375 escape field copper clearance" relaxes clearance to the 0.10 mm this field already uses, only where both objects are inside U1's courtyard. The clock trunk keeps 0.15 mm outside it. 3. RF_NO_DIGITAL was a rectangle reaching 7 mm past the RF line, covering the MAX2771's whole digital pin field and forcing every U21 output onto F.Cu alone. Narrowed to the corridor generate_pcb.py already reserves as TEMP_RF_LINE (y <= 43.7), clearing RF copper by 1.1 mm. The RF return path is guaranteed by the unrouted L2/L7 ground planes, not by this area. scripts/close_remaining.py replaces the ad-hoc residual scripts: a multi-layer maze over (x, y, layer) at 0.1 mm on all five routable layers, seeded from all copper of both groups, exact clearances, 0.10-mm necking inside the escape field, and reversible rip-up that rolls back entirely if a displaced net cannot be put back. ~150 s for the whole board. Also removes the regenerable intermediate boards, one-off session logs and the superseded residual scripts, and tracks board_routed.* as the deliverable. The 402 schematic-parity warnings are pre-existing and unchanged: 199 auto-named unconnected pins, 199 footprint library-nickname mismatches, and 4 mounting holes with no symbol. None affects connectivity or fabrication. Co-Authored-By: Claude Opus 5 <noreply@anthropic.com> Claude-Session: https://claude.ai/code/session_012KaTmCCxCEW4awsmXRNT1d
113 lines
5.1 KiB
Markdown
113 lines
5.1 KiB
Markdown
# Güç ağacı, sıralama ve reset
|
||
|
||
## Giriş yolu
|
||
|
||
Kartta üç ayrı USB-C/güç konnektörü vardır ve hiçbiri birden fazla rolü
|
||
paylaşmaz: `J7` yalnızca USB-C güç girişidir, `J3` yalnızca harici 5 V güç
|
||
girişidir, `J1` ise yalnızca JTAG/UART debug portudur ve SYS5'i hiçbir zaman
|
||
beslemez.
|
||
|
||
```text
|
||
J7 USB-C VBUS -> U7 TPS259470A (2.69 A typ) -> USB5_PROT --+
|
||
+-> U9 TPS2121 -> SYS5
|
||
J3 EXT_5V ----> U8 TPS259470A (4.04 A typ) -> EXT5_PROT --+
|
||
|
||
J1 USB-C VBUS -> yalnızca yerel algılama (U5 VBUS_DET, FTDI_RESET_N bölücüsü);
|
||
SYS5'e veya herhangi bir eFuse'a bağlı değil.
|
||
```
|
||
|
||
Her iki eFuse yaklaşık 4.0 V UV ve 5.8 V OV eşiğine, kontrollü output slew'a,
|
||
fault test noktasına ve true reverse-current blocking'e sahiptir. U9 4.5 A
|
||
limitli power mux'tur; yakın geçerli girişlerde harici 5 V yolu önceliklidir.
|
||
Böylece J7 ve J3 aynı anda bağlı olsa bile SYS5 her zaman tek bir kaynaktan
|
||
beslenir, ikisi asla toplanmaz.
|
||
|
||
USB güç yolunda TUSB320 (U35, J7 üzerinde) CC ilanını decode eder ve
|
||
`TUSB_OUT1`/`TUSB_OUT2` üzerinden U10'a bildirir. `MAIN_EN`, yalnızca J7 3 A
|
||
ilan ettiğinde veya harici giriş gerçekten U9 tarafından seçildiğinde
|
||
yükselir. `VCC3V3_AUX` ise U12 üzerinden SYS5 var olduğu sürece
|
||
supervisor/debug mantığını besler.
|
||
|
||
J1'in kendi TUSB320'si (U5) yalnızca CC Rd terminasyonu ve UFP algılaması
|
||
için kalır; onun OUT1/OUT2 çıkışları artık hiçbir mantığı sürmez, çünkü J1
|
||
gücü hiçbir zaman SYS5'e taşımaz. J1'in VBUS pini yalnızca iki yerel bölücüyü
|
||
besler: U5'in `VBUS_DET` girişi ve FT4232H'nin self-powered
|
||
`FTDI_RESET_N` algılaması. Böylece FT4232H, J1'e gerçek bir USB host
|
||
takılmadığı sürece resette kalır; bu davranış J7 veya J3 üzerinden kart
|
||
güçlendirilmiş olsa bile değişmez.
|
||
|
||
## Ray üretimi
|
||
|
||
| Sıra | Ray | Regülatör | Nominal kapasite | Yükler |
|
||
|---:|---|---|---:|---|
|
||
| 0 | `VCC3V3_AUX` | U12 TPS7A2033 | 300 mA | TUSB320, FT4232H I/O/regülatör, EEPROM, supervisor ve reset mantığı |
|
||
| 1 | `VCC0V95` | U13 TPS6287B15 | 15 A sınıfı | Ti375 VCC/VCCA/VDD_SOC |
|
||
| 2 | `VCC1V8` | U14 TPS62867 | 6 A sınıfı | Ti375 VCCAUX/config/HSIO, QSPI, iki 1.8 V PMOD |
|
||
| 3 | `VCC3V3` | U15 TPS62867 | 6 A sınıfı | Ti375 HVIO, SCH16T, FTDI izolasyon bufferları, iki 3.3 V PMOD |
|
||
| 4 | `VCC3V0_RF` | U17 TPS7A2030 | 300 mA | MAX2771 RF/PLL/IF/VCO |
|
||
| 4 | `VCC3V0_DIG` | U18 TPS7A2030 | 300 mA | MAX2771 digital/ADC, Ti375 BR0/TR0 VCCIO |
|
||
| 4 | `VCC3V0_CLK` | U19 TPS7A2030 | 300 mA | 16.368 MHz ve 40 MHz osilatörler |
|
||
| bağımsız | `VCC3V3_ANT` | U20 TPS7A2033 | 300 mA | J5 3.3 V aktif anten seçeneği; U27 çıkışı 100 mA ile sınırlar |
|
||
|
||
Bu tablo regulator sınıfını gösterir. Toplam çıkış gücü `SYS5` giriş gücünü,
|
||
eFuse/mux limitini ve termal sınırı aşamaz.
|
||
|
||
## FPGA açılış sırası
|
||
|
||
1. `MAIN_EN`, U13 core buck'ı etkinleştirir.
|
||
2. 0.95 V regülasyona girince U13 `CORE_PG` yükselir.
|
||
3. `CORE_PG`, U16 LM3880'i başlatır.
|
||
4. `SEQ_FLAG1` U14'ü açar; `VCC1V8` oluşur ve U14 `PG_1V8` verir.
|
||
5. `SEQ_FLAG2` U15'i açar; `VCC3V3` oluşur ve U15 `PG_3V3` verir.
|
||
6. 3.3 V LDO'ları açarak üç 3.0 V rayını oluşturur.
|
||
7. U28 `VCC3V0_DIG > 2.79 V` gördükten sonra CT açık seçimiyle yaklaşık
|
||
20 ms bekler ve `FPGA_POWER_OK_N` bırakılır.
|
||
8. U34 aşağıdaki mantığı üretir:
|
||
|
||
```text
|
||
ALL_FPGA_POWER_OK = CORE_PG
|
||
AND PG_1V8
|
||
AND PG_3V3
|
||
AND FPGA_POWER_OK_N
|
||
AND SEQ_FLAG3
|
||
```
|
||
|
||
9. Sonuç doğru olunca U32 CRESET_N'i bırakır ve Q1 U29/U30 buffer OE'yi açar.
|
||
|
||
## Reset kaynakları
|
||
|
||
| Kaynak | Koşul | CRESET yolu |
|
||
|---|---|---|
|
||
| Power valid | `ALL_FPGA_POWER_OK=0` | U32 açık-drenç çıkış low |
|
||
| FTDI | BDBUS4 low | U31 açık-drenç çıkış low |
|
||
| Kart butonu | SW1 basılı | U33 açık-drenç çıkış low |
|
||
| Harici | J4 pin 1 GND'ye çekilir | 1k/4.7nF filtre, U33 açık-drenç output low |
|
||
|
||
CRESET_N üzerinde tek pull-up R35=10 kohm ile `VCC1V8`'adır. Hiçbir reset
|
||
sürücüsü high sürmez; dolayısıyla farklı power domain çıkışları çatışmaz.
|
||
Harici reset pini dry-contact/open-drain girişidir, harici bir gerilim kaynağı
|
||
değildir.
|
||
|
||
## Kapanış davranışı
|
||
|
||
Bir izlenen ray bozulduğunda ilgili PG düşer, U34 sonucu hemen düşük olur,
|
||
CRESET_N çekilir ve FTDI'nin FPGA'ya doğru sürücüleri high-Z yapılır. Bu yapı
|
||
yalnızca boot sırası için değil brown-out/back-power koruması için de kullanılır.
|
||
LM3880 power-down sırasında FLAG3→FLAG2→FLAG1 ters sırasını uygular.
|
||
|
||
## Ölçüm sırası
|
||
|
||
İlk enerjilemede akım limitli laboratuvar kaynağı kullanılmalı ve şu sıra
|
||
osiloskopla doğrulanmalıdır:
|
||
|
||
1. TP6 `SYS5` ve TP7 `VCC3V3_AUX`.
|
||
2. TP8 `VCC0V95`.
|
||
3. TP9 `VCC1V8`.
|
||
4. TP10 `VCC3V3`.
|
||
5. TP12 `VCC3V0_DIG`.
|
||
6. TP13 `FPGA_CRESET_N` ve TP14 `FPGA_CDONE`.
|
||
|
||
TP13, son rail valid olduktan yaklaşık 20 ms sonra yükselmelidir. Boot
|
||
tamamlandığında TP14 yükselmelidir. Gerçek inrush ve steady-state akımları
|
||
ölçülmeden PMOD veya aktif anten yükü bağlanmamalıdır.
|